Direct-Écrivez la Fabrication des Transistors 1D et des Portes Logiques Non-CMOS : Un Stimulus pour que Nanoelectronics Mûrisse

par M. Somenath Roy

M. Somenath Roy, Scientifique de Recherches, Institut de la Bio-ingénierie et Nanotechnologie (IBN), Singapour
Auteur Correspondant : sroy@ibn.a-star.edu.sg

Le transistor, une invention qui a annoncé une ère neuve dans l'électronique, est l'élément clé de pratique tous les circuits intégrés (IC) et de microprocesseurs. Le transistor de remarque-contact que Walter H. Brattain, un Physicien Américain et Prix Nobel, inventés en 1947 sur une accumulation de germanium a subi de nombreuses phases de la métamorphose dans son architecture, taille et performance. Après Loi de moore de Gordon E., la taille d'un transistor dans un IC a été craintive excessivement pendant les décennies et a éventuellement été réduite à un noeud de décalage de 32 nanomètre, par exemple, dans 6 compilateurs du Noyau i7-980x d'Intel1.

Pour satisfaire à la demande toujours croissante de plus petit, des gadgets plus intelligents et plus rapides, les fabricants de puces s'efforcent de les évaluer vers le bas davantage. En fait, Intel et Nvidia ont prévu l'émergence d'une technologie de la transformation de 11 nanomètre dans les cinq années à venir2. Mais combien de temps le CMOS (CMOS) downscaling continuera-t-il à être viable ? Quels sont les obstacles principaux en avant ?

Défis de Graduation de CMOS

Les complexités de Fabrication ne lancent pas le seul défi à l'évaluation. Tandis Que le déploiement de la lithographie de la deuxième génération de submersion avec la double lithographie ultra-violette modelante et (EUV) extrême ou d'autres techniques novatrices pourrait réaliser probablement le travail, d'autres considérations principales doivent être adressées.

On s'attend à ce que la limite de graduation la plus significative soit introduite par la dispersion d'alimentation électrique statique associée avec les mécanismes variés de fuite. Pendant Que les cotes de dispositif rétrécissent, le perçage d'un tunnel de tranche de temps des porteurs par l'isolant de porte et la jonction de fuselage-à-fuite est porté en équilibre pour être prédominant ; rendant les circuits non fonctionnels. En ce point, la technologie conventionnelle de CMOS est susceptible de heurter la paroi, forçant les fabricants de puces à chasser pour les matériaux alternatifs et les plates-formes techniques hybrides.

Plate-forme Alternative, Stratégie Nouvelle de Fabrication

Les Progrès récents dans la recherche de nanomaterials ont actionné l'exploitation des matériaux de quasi-1D tels que des nanotubes de carbone et des nanowires semi-conducteurs (ou des nanorods) pour développer des architectures nouvelles de dispositif3,4. En Raison des phénomènes de transport de tranche de temps, les dispositifs nanomaterial-basés présentent les propriétés stupéfiantes, certains dont soyez sans précédent pour le silicium5-7. Cependant, le manque d'assemblage réglé, les complexités de fabrication et le débit faible lancent des défis persistants à l'avancement d'un à un dispositif à un circuit fonctionnel. L'objectif de notre recherche à l'Institut de la Bio-ingénierie et de la Nanotechnologie (IBN) est de relever un de ces défis critiques, c.-à-d. le débit de fabrication, qui est sévèrement compromis dans des techniques conventionnelles telles que la lithographie d'électron-poutre (e-poutre).8

Motivé par le fait qu'un système orienté de double-poutre (faisceau d'électrons et faisceau d'ions) peut déposer des métaux et des isolants in situ sans besoin de n'importe quelle pré-indexation ou résister modeler9, nous avons exploré la faisabilité de la production discrète, ainsi qu'avons intégré des éléments de dispositif avec le haut débit (Fig. 1). Bien Que la fabrication des transistors et d'autres éléments de circuit utilisant un système de double-poutre soit toujours un procédé séquentiel, les sans résistée, direct-écrivent la technique réduisent considérablement le nombre de phases de processus, qui contribue consécutivement au rendement de processus.

Le Schéma 1. Une représentation artistique d'un système de double-poutre (électron et faisceau ionique) s'est engagée dans la direct-écriture des circuits électroniques de nanoscale. La technique sans résistée réduit à un minimum le nombre de phases de processus par rapport à cela concerné en lithographie d'e-poutre.

Direct-Écrivez la Fabrication de Différents Transistors à Effet de Champ

Utilisant une stratégie nouvelle, nous avons avec succès expliqué la fabrication sans résistée des transistors à effet de champ d'épuisement-mode (D-Mode) et d'amélioration-mode (E-Mode) (FETs) sur les nanowires mono-cristallins de ZnO10. Le D-Mode ou « normalement sur » des FETs sont bien adapté pour le petit prix, les applications de pré-régulateur, qui sont tolérantes des gouttes et de la dispersion d'alimentation électrique à haute tension entre la source d'énergie et le stade de régulateur de sortie. D'autre part, l'E-Mode ou « normalement hors » des FETs offrent l'avantage du courant hors état faible de fuite, qui est d'importance primordiale pour les périphériques sans fil modernes.

Les dispositions du D-Mode et des FETs d'E-Mode fabriqués sur les nanowires identiques de ZnO sont schématiquement illustrées dans Fig. 2. La source (s) et des contacts par effet de Joule de la fuite (d) à chaque nanowire ont été établis par les bandes (FIB) ion-poutre-déposées orientées de Pinte (coloré gris), et connectés aux électrodes d'Au et aux plots de connexion micropatterned. Pour le FET de D-Mode, l'électrode de porte (G) au centre composé Bobard-a déposé la Pinte et a été isolée dans le tunnel de nanowire par une couche d'isolation (coloré bleu-clair). On a observé un épuisement partiel du tunnel dans la condition d'équilibre (polarisation nulle). Avec l'application d'une polarisation négative graduelle de porte, le courant de tunnel a diminué et a finalement cessé à une tension de porte autour de -3,4 V, la tension de seuil pour le FET de D-Mode.

Le Schéma 2. retraits Schématiques du mode d'épuisement et des FETs de mode d'amélioration fabriqués sur des nanowires de ZnO

Dans le cas d'un transistor d'E-Mode, cependant, l'électrode de porte s'est composée de platine (brun dans le schéma), qui avait été directement déposé sur le nanowire de ZnO par l'électron-poutre orientée (FEB) et a formé un MESFET Schottky-Déclenché. L'approximation de couche d'arrêt prévoit qu'un nanowire avec un diamètre de 80-90 nanomètre devrait être entièrement épuisé par une première porte environnante En forme Ù qui établit un contact de Schottky au tunnel. En fait, une fuite ~10A actuel-13 a été mesurée à la polarisation nulle de porte. De la courbure de caractéristiques de transfert, les valeurs de la tension de seuil, la transport-conductibilité (G)m et le taux marche-arrêt ont été prévus pour être 1,1 V, 55 NS et > 106, respectivement.

Une Phase Vers l'Intégration

Après caractérisation des différents transistors d'E et de D-Mode sur les nanowires discrets mais identiques de ZnO, nous avons essayé d'intégrer les deux types de FETs sur un nanowire unique pour dériver la fonctionnalité d'un onduleur de logique (Fig. 3). Un onduleur élémentaire de logique se compose d'un dispositif actif de commutation, ou du « gestionnaire », en série avec un dispositif de « charge ». Un transistor d'E-Mode est préféré pour l'usage car un gestionnaire comme utilisation d'un gestionnaire de D-Mode exigerait d'un niveau-levier supplémentaire de rendre les niveaux de tension d'entrée et sortie de la porte logique compatibles. Réciproquement, un transistor de D-Mode est préféré comme charge parce que les onduleurs d'épuisement-charge montrent (i) le passage tranchant de caractéristiques de transfert (VTC) de tension et la meilleure marge de bruit, (ii) bloc d'alimentation unique, et (iii) plus petite zone générale de disposition.

Le Schéma 3 dépeint schématiquement le circuit d'un onduleur d'épuisement-charge. Pour une tension d'alimentation de +5 V, le passage « de 1" logique « à 0" logique condition se produit à environ 2,1 V. Le gain de tension de l'onduleur a augmenté avec l'importance de VDD et a atteint une valeur environ de 29 pour VDD = 10,0 V, alors que les marges de bruit pour des niveaux de signe de ciel et terre étaient 2,52 V et 1,46 V, respectivement.

Le Schéma 3. schéma de principe D'un onduleur de DCFL fabriqué sur un nanowire unique. Les electrodes en platine « ont été directement écrites » utilisant le faisceau d'ions orienté (gris) ou le faisceau d'électrons (brun). Des plombs de contact d'Au de Microfabricated et des plots de connexion ont été utilisés pour relier les dispositifs avec le macro monde. La couche bleue sous une des électrodes de porte de Pinte indique la couche déposée in situ d'oxyde de silicium.

En conclusion, la technique en pas à pas de la fabrication d'Ibn obvie au procédé long et à forte intensité de main d'oeuvre de lithographie pour la fabrication de dispositif de nano-échelle, et augmente l'exactitude et le rendement de fabrication. Avec un de plus haut niveau de la précision et du débit, la technique de direct-inscription peut offrir une méthode puissante pour le prototypage rapide des circuits nanoelectronic futuristes.


Références

1. Édition Extrême de Compilateur d'Intel® Core™ i7-980X : http://ark.intel.com/Product.aspx?id=47932
2. http://www.eetimes.com/electronics-news/4087879/SPIE-Intel-to-extend-immersion-to-11-nm ; http://www.eetimes.com/electronics-news/4084065/Nvidia-chief-scientist-to-EDA-Give-us-power-tools
3. S.J. Tans, A.R.M. Verschueren et C. Dekker « Transistor de Température Ambiante Basé Sur des Nanotubes Uniques d'un Carbone, » Nature, 393 (1998) 49
4. Z. Zhong, D. Wang, Y. Cui, M.W. Bockrath et C.M. Lieber, « Alignements de Barre Transversale de Nanowire comme Décodeurs d'Adresse pour Nanosystems Intégré », la Science, 302 (2003) 1377 (2003)
5. A. Javey, Q. Wang, A. Ural, Y. Li et H. Dai. « Alignements de Transistor de Nanotube de Carbone pour les Oscillateurs Complémentaires À Plusieurs Étages de Logique et de Sonnerie, » Lettres Nanoes, 2 (2002) 929
6. D. Kim, J. Huang, H. Shin, S. Roy et W. Choi, « Phénomènes de Transport et Mécanisme de Conduction des Nanotubes Unique-Murés de Carbone (SWNT) aux Jonctions de Y et Croisé, » Lett Nano., 6 (2006) 2821
7. Y. Cui, C.M. Lieber, « Appareils Électroniques Fonctionnels de Nanoscale Assemblés Utilisant des Synthons de Nanowire de Silicium, » la Science, 291 (2001) 851
8. Z. Chen, J. Appenzeller, Y. - M. Lin, J. Sippel-Oakley, A.G. Rinzler, J. Tang, S.J. Wind, P.M. Solomon et P. Avouris, la Science, 311 (2006) 1735
9. I. Utke, P. Hoffmann, J. Melngailis, « Faisceau D'électrons Et Traitement et Fabrication Orientés Gaz-Aidés de Faisceau D'ions, » J. Vac. Sci. Technol. B, 26 (2008) 1197
10. S. Roy et Z. Gao, « Direct-Écrivent la Fabrication d'un Élément Logique De Nanoscale Digital sur un Nanowire Unique, » la Nanotechnologie, 21 (2010) 245306

Droit d'auteur AZoNano.com, M. Somenath Roy (Institut de Bio-ingénierie et de Nanotechnologie (IBN))

Date Added: Sep 19, 2010 | Updated: Jun 11, 2013

Last Update: 14. June 2013 04:06

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