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直接写生产 1D 晶体管和非 CMOS 逻辑门: Nanoelectronics 的刺激能成熟

由 Somenath 罗伊博士

Somenath 罗伊博士,研究生物工艺学科学家、学院和纳米技术 (IBN),新加坡
对应的作者: sroy@ibn.a-star.edu.sg

晶体管,宣布在电子的一个新的时代的发明,是实际上所有集成电路 (集成电路) 和微处理器关键部件。 瓦尔特 H. Brattain、美国物理学家和诺贝尔获奖者,在 1947年发明在锗大块经过许多阶段在其结构、范围和性能的演变的点联络晶体管。 在哥顿 E. 穆尔的法律之后,一支晶体管的范围在集成电路的在十年期间是收缩的显著和最终减少了到一个犹豫 32 nm 节点,例如,在 Intel 的 6 个核心 i7-980x 处理器1

要应付对更小的持续增长的需求,更加巧妙和更加快速的小配件,芯片市场竭力称他们下来进一步。 实际上, Intel 和 Nvidia 在以后五年之内预测一种 11 nm 加工技术的诞生2。 但是 downscaling 的互补金属氧化物半导体 (CMOS)多久将继续是能承受的? 什么是前面主要绊脚石?

CMOS 比例缩放挑战

制造复杂不形成唯一的挑战称。 当下一代浸没石版印刷的配置与双仿造的,极其紫外 (EUV)石版印刷的或其他创新技术可能很可能做这个工作时,其他关键对价需要解决。

最重大的比例缩放限额预计被静态功率耗散引入与多种损失结构相关。 当设备维数收缩,数量挖洞承运人通过门装绝缘体工和机体对流失连接点保持平衡是主要的; 使电路不运行。 这时,常规 CMOS 技术可能击中墙壁,强制芯片市场寻找替代材料和杂种技术平台。

替代平台,新颖的制造方法

在 nanomaterials 研究的最近预付款推进类似的 1D 材料的开发例如碳 nanotubes 和半导体的 nanowires (或 nanorods) 开发新颖的设备结构3,4。 由于数量迁移现象,基于 nanomaterial 的设备陈列令人惊奇属性,一些为硅是史无前例的5-7。 然而,缺乏控制集合,制造复杂和低处理量形成不变挑战从一个唯一设备的推进一条功能电路。 我们的在生物工艺学和纳米技术 (IBN) 学院的研究目的将解决这些重要挑战之一,即制造处理量,在常规技术严重地减弱例如电子射线 (e 射线) 石版印刷。8

刺激由这个情况一个集中的双重射线 (电子束和离子束) 系统可能在原处存款金属和装绝缘体工,不用对所有前索引的需要或抵抗仿造9,我们测试分离生产的可行性,以及集成与更高的处理量 (图 1) 的设备要素。 虽然晶体管和其他环道元的制造使用双重射线系统仍然是一个连续进程,抵抗自由,直接写技术充分地减少处理步骤的数量,反过来造成这个处理产量。

图 1。 双重射线 (电子和离子束) 系统的一个艺术性的表示参与 nanoscale 电子线路直接文字。 这个抵抗自由的技术使处理步骤减到最小的数量与在 e 射线石版印刷方面介入的那比较。

直接写生产各自的场效应晶体管

使用一个新颖的方法,我们顺利地展示了抵抗自由的生产取尽模式 (D 模式) 和改进模式 (E 模式) 在单一水晶 (FETs) ZnO nanowires 的场效应晶体管10。 D 模式或 ‘通常在’ FETs 为低价,前管理者应用是非常合适的,是宽容高压下落和功率耗散在电源和输出管理者阶段之间。 另一方面, E 模式或 ‘’ FETs 通常提供低断路状态的损失当前的好处,是现代无线电设备的至高无上的意义。

在相同的 ZnO nanowires 和 E 模式 FETs 制造的格式 D 模式在图 2. 概要地说明。 对每 nanowire 的来源 (S) 和流失 (d) 电阻的联络由集中的离子射线存款 (FIB) Pt 主街上 (色的灰色联系),并且被连接了到 micropatterned 澳大利亚电极和粘结垫。 对 D 模式 FET,栅电极 (G) 在包括的这个中心小谎存款 Pt 和与 nanowire 通道查出由一块绝缘层 (色的浅兰)。 通道的部分取尽在平衡 (零的偏心) 情况下被观察了。 逐渐负门偏心的应用,沟道电流减少了和终于停止了在门电压在 -3.4 V 附近, D 模式 FET 的阈值电压。

在 ZnO nanowires 的图 2. 被制造的示意图耗尽模和改进模式 FETs

然而,一旦 E 模式晶体管栅电极由白金 (在概要的褐色组成了),在 ZnO nanowire 直接地存款由集中的电子射线 (FEB)并且形成肖特基装门的 MESFET。 耗尽层近似值预计应该由使肖特基接触到通道的一个 Ù 型周围的顶部门充分地耗尽与直径的一 nanowire 80-90 毫微米。 实际上,损失当前 ~10A-13 被评定了在零的门偏心。 从传送特性请弯曲,阈值电压,跨电导 (g) 的值m,并且开-关比例被计算是 1.1 V, 55 nS 和 > 106,分别。

往综合化的步骤

在分析在分离,但是相同的 ZnO nanowires 的各自的 E- 和 D 模式晶体管以后,我们做出了尝试集成 FETs 的二种类型在一唯一 nanowire 的派生逻辑变换器 (图 3) 的功能。 一台基本逻辑变换器包括一个有效的切换设备或者 ‘驱动器’,在串联与 ‘负荷’设备。 因为一个驱动器作为使用 D 模式驱动器将要求一个另外的级别搬移者做兼容,输入和输出电压电平的逻辑门 E 模式晶体管更喜欢为使用。 相反地,因为取尽负荷变换器陈列 (i) 锋利的电压传送特性转移和更好的噪声容限, (ii) 唯一 (VTC)供电和 (iii) 更小的整体格式区, D 模式晶体管更喜欢作为负荷。

图 3 概要地表示取尽负荷变换器的电路。 对 +5 个 V 电源电压,从 ‘逻辑 1' 的转移到 ‘逻辑 0' 状态在 2.1 V. 前后发生。 变换器的电压收益增加了与大小 VDD 并且到达了值为大约 29 为 VDD = 10.0 V,而到处信号电平的噪声容限是 2.52 V 和 1.46 V,分别。

在一唯一 nanowire 的图 3. 被制造的简图 DCFL 变换器。 使用集中的离子束 (灰色) 或电子束 (褐色),铂电极 ‘直接地被写了’。 Microfabricated 澳大利亚联络线索和粘结垫为连接设备使用了与这个宏观世界。 在其中一个的蓝色层 Pt 栅电极下指示在原处存款氧化硅层。

总而言之, IBN 的单步的制造技术消除纳诺缩放比例设备制造的费时和劳动强度石版印刷进程,并且提高制造准确性和产量。 高水平精确度和处理量,直接书写技术可能提供未来派 nanoelectronic 电路迅速原型的一个强大的方法。


参考

1. Intel® Core™ i7-980X 处理器极其编辑: http://ark.intel.com/Product.aspx?id=47932
2. http://www.eetimes.com/electronics-news/4087879/SPIE-Intel-to-extend-immersion-to-11-nm; http://www.eetimes.com/electronics-news/4084065/Nvidia-chief-scientist-to-EDA-Give-us-power-tools
3. S.J. Tans, A.R.M. Verschueren 和 C. Dekker “在唯一碳的室温晶体管 Nanotubes 基础上”,本质, 393 (1998) 49
4. Z. Zhong、 D. Wang, Y. Cui, M.W. Bockrath 和 C.M. Lieber, “Nanowire 标志横线列阵作为集成 Nanosystems 的地址译码器”,科学, 302 (2003) 1377 (2003)
5. A. Javey、 Q. Wang, A. Ural, Y. 李和 H. 戴。 “碳 Nanotube 多级补充逻辑和环形振荡器的晶体管列阵”,纳诺信函, 2 (2002) 929
6. D. 金、 J. 黄, H. 申英澈, S. 罗伊和 W. 崔, “迁移现象和传导结构在 Y- 和克服的连接点的单一被围住的碳 Nanotubes (SWNT)”,纳诺 Lett。, 6 (2006) 2821
7. Y. Cui, C.M. Lieber, “使用硅 Nanowire 构件被装配的功能 Nanoscale 电子设备”,科学, 291 (2001) 851
8. Z. 陈, J. Appenzeller, Y。 - M。林、 J. Sippel-Oakley, A.G. Rinzler, J. Tang, S.J. Wind, P.M. Solomon 和 P. Avouris,科学, 311 (2006) 1735
9. I. Utke、 P. Hoffmann, J. Melngailis, “气体协助解决的集中的电子束和离子束处理和制造”, J. Vac. Sci。 Technol。 B, 26 (2008) 1197
10. S. 罗伊和 Z. 高, “在唯一 Nanowire 直接写 Nanoscale 数字式逻辑元件的制造”,纳米技术, 21 (2010) 245306

版权 AZoNano.com, Somenath 罗伊 (生物工艺学和纳米技术 (IBN)) 学院博士

Date Added: Sep 19, 2010 | Updated: Jun 11, 2013

Last Update: 14. June 2013 03:54

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