使用 ICP 系统的 Nanoscale 蚀刻

纳米技术可能被定义作为这个能力准确地操作通常在这个范围 1nm 内对 100nm 在 nanoscale 维数的问题。 此能力启用传统设备性能的扩展名 (例如 CMOS 晶体管) 和全新的设备和技术的发展。 纳米技术的应用充分地在过去几年增加了，并且注意到是重要的，有非常未由它有益于人力技术的少量域。

纳米技术有益于的区包括以下：

1. 医疗 - 示例包括诊断的纳诺实验室在筹码，药物发运，纳诺组织工程
2. 化学制品 - 示例包括非常有效率的 nanocatalysts 和 nanofiltration
3. 能源 - 示例在节能包括纳米技术和绝缘材料、燃料电池、可再充电电池和 photovoltaics
4. Nanotech 提高了重工业的材料 - 示例包括航空航天和建筑
5. 包括内存、新颖的半导体和光电子设备，显示和量子计算的信息和通信
6. 消费者食物，化妆用品，家庭，纺织品，光学

在 nanoscale 蚀刻的本文与纳米技术第5区是最相关的，而且在其他第特别是 3区和第1.区蚀刻的查找用途是固体物料有选择性的删除通过导致二或在生产的三维结构的屏蔽设备。 经典示例在包括补充金属氧化物硅与功能大小的晶体管筹码在 (CMOS)微米等级和现在较少对于整体集成电路制造是必需 的蚀刻步骤。 的确 CMOS 技术长久以来继续进行到 nanoscale。

从半导体 (ITRS) 2010 更新的国际技术模式 1 采取的图指示这在 2003 大约发生了，当考虑闪光或微量技术的时半间距多晶硅门宽度。

此条款将着重 ICP 蚀刻顶层下来技术，并且特别是使用技术和结果纳诺版本记录技术和光子的水晶制造的，以及说明 nanoscale 蚀刻功能各种各样的材料和设备的。 结果全部在牛津仪器 ICP 工具取得，展示在 nanoscale 蚀刻的一个严格的功能。

图 1。 从 ITRS 2010 更新，密谋产品半间距门长度年生产 [2]

眼镜蛇来源的好处如下是列出的：

• 这个来源有一大可用的区，当与 ICP180 来源比较，
• 这个来源通过允许离子配电器独立控制并且提供在电极间的优化处理均一一个有效的间隔号的选项提供增加的灵活性。
• 这个来源提供 ICP 使充电的薄酥饼减到最小的来源搏动，改进的高长宽比蚀刻的。 它可能为离子基比例的调整也使用。
• 通常搏动与低频率功率的偏压功率减少刻凹痕在与装绝缘体工的界面并且减少长宽比从属的蚀刻 (ARDE)。
• 接近的耦合的气体荚为气体切好的进程是有用例如 Bosch 蚀刻减少混合在短的处理步骤的气体。

原因为什么 nanoscale 蚀刻是坚韧的如下是列出的：

• 中性种类困难运输进出更小的功能的
• 充电的增加的作用由离子和电子作为侧壁一起获得更加紧密。

当设计更小的设备时，通常侧向收缩比垂直的收缩，因此长宽比 h/d 增量极大如图 4. 所显示。

图 4. 作为重要维数 d 的设计规律 (AR)命令增长的长宽比为 nanoscale 设备收缩

中立蚀刻种类和铭刻产品由扩散移动 isotropically 未受影响由垂直鞘域。 当长宽比增加，冲突的数量与侧壁的增加。 每次冲突取得进展蚀刻种类慢往将被攻击的表面并且减慢产品种类换码。 另外，如图 5. 所显示，接踵而来的种类由这个沟槽的顶部角落遮蔽。

图 5. 多个气体种类的侧壁冲突 (与低停留的系数) 在 HAR 功能

最理想地，停留的系数蚀刻和钝化种类将是仔细受控的。 图 6 提供停留的系数和钝化没有最佳地管理的实际示例。

图 6a。 超额停留或错误的种类： 许多侧壁钝化。

图 6b。 不足的钝化： 鞠躬的配置文件和 underetching

因为侧壁一起，获得更加紧密 nanoscale 蚀刻的增长的挑战的第二个主要原因是充电的增加的作用由离子和电子。 被充电的种类经验一个侧力 (是反比例的对距离 y 正方形从侧壁的电场 q 乘的充电 E) ：

qE ¥ 1/y²

比率性常数为组成侧壁的导电性或极性材料是高。 因此，移动的离子接近垂直偏转往侧壁，并且在更高的长宽比有体验重大的偏折的离子的更高的百分比如图 7. 所显示。

图 7. 被充电的种类偏折： 离子是接近垂直的在途径，但是体验一个侧力。

相反地，如图 8a 所显示，与他们的更加极大的流动性的电子在等离子移动 isotropically，在批量等离子和接近表面和他们倾向于加强在空缺数目嘴在表面的。 此负电荷排斥进一步电子并且偏转正离子在这个功能顶部。 如果这个基体是导电性的，则平衡的当前可能流缓和这样充电组合。 然而，如果这个基体绝缘或电子查出象绝缘体上硅薄膜 (SOI)然后充电组合将是坏如图 8b 所显示。

图 8. 定向作用充电

图 9 产生正离子偏折导致 “槽口”在这个功能的顶层或底层的示例，或者取消在中间导致的弓法的钝化。

图 9a。 在功能顶部的槽口

图 9b。 在基础的槽口功能 (SOI 界面)

图 9c。 导致弓法的离子偏折在中间名

图 9d。 也导致槽探的离子偏折在基础

某些挑战面对 nanoscale 蚀刻如下是列出的：

• 铭刻的 Nanoscale 不断地通常陈列更低费率，
• 另外，在功能宽度是可变的设备，更小的功能比宽功能铭刻较不深深。 这由术语长宽比从属的蚀刻是著名的 (ARDE)，并且可能提出有些设备的一个严重问题，需要再设计。
• ARDE 的另一种结果铭刻是非线性的与铭刻时间的深度。
• 终于， nanoscale 蚀刻的处理视窗通常减到最小，当然，并且，计量学和分析变得更加坚韧，当功能大小收缩。

在此部分从牛津仪器将存在成功的 nanoscale 蚀刻的许多示例由 ICP 系统的并且讨论。

纳诺版本记录石版印刷 (NIL)是制造的一个多才多艺，经济，灵活和高处理量 (并行) 方法下来对 10nm (和收缩) 结构甚而在大区 (薄酥饼)。 即它有应用在半导体存储器、微和纳诺流体力学、光学设备 LEDs 和激光，生命科学，即实验室在筹码系统、生理传感器、无线电频率要素、可再造能源和新的 nanotech 设备。 零基本的过程流在表 10. 显示。

图 10 是零进程的一个简单的概要。

零进程的图 10. 概要

好印花税铭刻的需求是垂直或非常在垂直的配置文件、平稳的侧壁、统一深度和重要维数附近 (CD)。 避免掘沟也是理想的。

图 11 显示铬 (Cr)屏蔽了在系统 100 ICP180 房间铭刻的石英印花税使用基于锎的₄₈等离子化学。 30nm 功能被铭刻对 200nm 的深度以在 2inch 薄酥饼间的 85nm/min ±<1% 的速率。 在哥斯达黎加的选择性是 >170 ： 1. 这个配置文件是 89-90°，平稳和沟槽自由在这个基础。

图 11. 零印花税的优质 nanoscale 石英蚀刻。

如图 13 所显示，而掘沟被消灭了通过使用低足够的 DC 偏心如图 12 所显示，石英配置文件被优选了通过使用集电极温度。

图 12。 由温度的简单的配置文件控制

图 13。 由 DC 偏心减少的沟槽控制

哥斯达黎加是常用的，石英印花税铭刻的困难屏蔽。 图 14 显示与下来功能的 nanoscale 哥斯达黎加铭刻对 70nm。

图 14。 Nanoscale (70nm) 哥斯达黎加在石英铭刻 (AMO 的照片礼貌前的屏蔽铭刻)

要求铭刻进程的第二区是零残余的 descum。 若干 “浮渣”在印花税新闻以后是存在到零聚合物并且发行。 低浮渣更喜欢。 比例 H/H_Rl 0.1 被认为理想。

浮渣 20nm 200nm 聚合物影片的在表 15 显示。

图 15。 在标记步骤以后的残余的零聚合物

减少在配置文件和 CD，更改一好 descum 的需求是取消浮渣。 ICP 为 descum，处理配置文件和 CD 的控制的减少的各向同性的蚀刻和损失低压提供最佳的性能。

图 16 是留给 10nm 的 BCB 聚合物的 descum 进程的示例完整使用 O-SF₂₆ ICP 进程。

图 16。 ICP descummed 的 Nanoscale BCB 线路

这个准备的被印的聚合物它主要使用作为铭刻屏蔽。 对最终基体铭刻的需求在这种应用基础上比印花税铭刻和 descum 和，因此不同。

光子的水晶是漏洞，如图 17 所显示，创建一个光子的带隙结构的第 2 的定期排列在 1-d 的或三维。 在一光子的水晶 ` 轻的传送的禁止的’波长请产生很象在半导体水晶内的禁止的电子能源。 然而漏洞范围一定是按比例关于轻的波长 l。

图 17。 一个光子的水晶设备： 有 6 漏洞镜子的飞机谐振腔和其传输密谋 (破折线 = 模拟)

二维光子的水晶漏洞铭刻的示例在表 18 到 21 显示。 当然这些进程可能为其他纳米技术应用使用例如要求 ` nanopores 的那些’。

图 18。 使用 OI 系统 100 ICP180，光子的水晶漏洞在 InP 铭刻了。 再生产与亲切的权限 P Strasser，等 ETH 苏黎世)

图 19。 在硅的高长宽比光子的水晶漏洞由低温 ICP 蚀刻

图 20。 在 SiO 铭刻的光子的水晶漏洞₂ 由与锎他的 ICP₄₈ 化学

图 21。 在陶铭刻的光子的水晶漏洞₂₅ 由与 CF-O 化学的₄₈₂ ICP

这个最佳的进程使用了聚合物自由 Cl/N/Ar₂₂ 化学。 分类₂ 是铭刻气体， N₂ 提供侧壁钝化，并且 Ar 使用作为稀释剂。 宽温度电极使用与在 200°C 范例部分上的集温度的 OI 被胶合到输送盘，并且后侧方使用氦气冷却。 2.9mm 的被铭刻的深度 180nm 直径漏洞范围的达到在长宽比 16 ：1. 铭刻费率是 1.75mm/min

在表 22 到 24，例子举与补充属性的三个 ICP 硅铭刻进程 nanoscale 蚀刻的。 如图 22 所显示，第一是室温进程₄₈₆ 使用 CF-SF 混合气体。 如图 23 所显示，第二是这个低温进程₆₂ 使用 SF-O 混合气体。 第三个进程是可能提供₂ 非常在 SiO 的高选择性可达成由受控 O₂ 替换件如图 24 所显示₂ 的 HBr- O 进程。

图 22。 CF-SF ICP 进程铭刻的 16nm₄₈₆ Si 线路 ((礼貌 AMO，亚琛)。 配置文件控制 CF%₄₈ (正确)

图 23。 22nm 宽 Si 沟槽被铭刻对 169nm 深度 (7.5:1 长宽比) 使用搏动的 LF ICP cryo 进程和 ZEP520A 屏蔽。

在 3nm SiO (AMO 礼貌的图 24。 34nm polySi 门铭刻，被屏蔽的₂ HSQ，终止)。