使用 ICP 系統的 Nanoscale 蝕刻

納米技術可能被定義作為這個能力準確地操作通常在這個範圍 1nm 內對 100nm 在 nanoscale 維數的問題。 此能力啟用傳統設備性能的擴展名 (例如 CMOS 晶體管) 和全新的設備和技術的發展。 納米技術的應用充分地在過去幾年增加了，并且注意到是重要的，有非常未由它有益於人力技術的少量域。

納米技術有益於的區包括以下：

1. 醫療 - 示例包括診斷的納諾實驗室在籌碼，藥物發運，納諾組織工程
2. 化學製品 - 示例包括非常有效率的 nanocatalysts 和 nanofiltration
3. 能源 - 示例在節能包括納米技術和绝緣材料、燃料電池、可再充電電池和 photovoltaics
4. Nanotech 提高了重工業的材料 - 示例包括航空航天和建築
5. 包括內存、新穎的半導體和光電子設備，顯示和量子計算的信息和通信
6. 消費者食物，化妝用品，家庭，紡織品，光學

在 nanoscale 蝕刻的本文與納米技術第5區是最相關的，而且在其他第特別是 3區和第1.區蝕刻的查找用途是固體物料有選擇性的刪除通過導致二或在生產的三維結構的屏蔽設備。 經典示例在包括補充金屬氧化物硅與功能大小的晶體管籌碼在 (CMOS)微米等級和現在較少對於整體集成電路製造是必需 的蝕刻步驟。 的確 CMOS 技術長久以來繼續進行到 nanoscale。

從半導體 (ITRS) 2010 更新的國際技術模式 1 採取的圖指示這在 2003 大約發生了，當考慮閃光或微量技術的時半間距多晶硅門寬度。

此條款將著重 ICP 蝕刻頂層下來技術，并且特別是使用技術和結果納諾版本記錄技術和光子的水晶製造的，以及說明 nanoscale 蝕刻功能各種各樣的材料和設備的。 結果全部在牛津儀器 ICP 工具取得，展示在 nanoscale 蝕刻的一個嚴格的功能。

圖 1。 從 ITRS 2010 更新，密謀產品半間距門長度年生產 [2]

眼鏡蛇來源的好處如下是列出的：

• 這個來源有一大可用的區，當與 ICP180 來源比較，
• 這個來源通過允許離子配電器獨立控制并且提供在電極間的優化處理均一一個有效的間隔號的選項提供增加的靈活性。
• 這個來源提供 ICP 使充電的薄酥餅減到最小的來源搏動，改進的高長寬比蝕刻的。 它可能為離子基比例的調整也使用。
• 通常搏動與低頻率功率的偏壓功率減少刻凹痕在與裝绝緣體工的界面并且減少長寬比從屬的蝕刻 (ARDE)。
• 接近的耦合的氣體莢為氣體切好的進程是有用例如 Bosch 蝕刻減少混合在短的處理步驟的氣體。

原因為什麼 nanoscale 蝕刻是堅韌的如下是列出的：

• 中性種類困難運輸進出更小的功能的
• 充電的增加的作用由離子和電子作為側壁一起獲得更加緊密。

當設計更小的設備時，通常側向收縮比垂直的收縮，因此長寬比 h/d 增量極大如圖 4. 所顯示。

圖 4. 作為重要維數 d 的設計規律 (AR)命令增長的長寬比為 nanoscale 設備收縮

中立蝕刻種類和銘刻產品由擴散移動 isotropically 未受影響由垂直鞘域。 當長寬比增加，衝突的數量與側壁的增加。 每次衝突取得進展蝕刻種類慢往將被攻擊的表面并且減慢產品種類換碼。 另外，如圖 5. 所顯示，接踵而來的種類由這個溝槽的頂部角落遮蔽。

圖 5. 多個氣體種類的側壁衝突 (與低停留的系數) 在 HAR 功能

最理想地，停留的系數蝕刻和鈍化種類將是仔細受控的。 圖 6 提供停留的系數和鈍化沒有最佳地管理的實際示例。

圖 6a。 超額停留或錯誤的種類： 許多側壁鈍化。

圖 6b。 不足的鈍化： 鞠躬的配置文件和 underetching

因為側壁一起，獲得更加緊密 nanoscale 蝕刻的增長的挑戰的第二個主要原因是充電的增加的作用由離子和電子。 被充電的種類經驗一個側力 (是反比例的對距離 y 正方形從側壁的電場 q 乘的充電 E) ：

qE ¥ 1/y²

比率性常數為組成側壁的導電性或極性材料是高。 因此，移動的離子接近垂直偏轉往側壁，并且在更高的長寬比有體驗重大的偏折的離子的更高的百分比如圖 7. 所顯示。

圖 7. 被充電的種類偏折： 離子是接近垂直的在途徑，但是體驗一個側力。

相反地，如圖 8a 所顯示，與他們的更加極大的流動性的電子在等離子移動 isotropically，在批量等離子和接近表面和他們傾向於加強在空缺數目嘴在表面的。 此負電荷排斥進一步電子并且偏轉正離子在這個功能頂部。 如果這個基體是導電性的，則平衡的當前可能流緩和這樣充電組合。 然而，如果這個基體绝緣或電子查出像绝緣體上硅薄膜 (SOI)然後充電組合將是壞如圖 8b 所顯示。

圖 8. 定向作用充電

圖 9 產生正離子偏折導致 「槽口」在這個功能的頂層或底層的示例，或者取消在中間導致的弓法的鈍化。

圖 9a。 在功能頂部的槽口

圖 9b。 在基礎的槽口功能 (SOI 界面)

圖 9c。 導致弓法的離子偏折在中間名

圖 9d。 也導致槽探的離子偏折在基礎

某些挑戰面對 nanoscale 蝕刻如下是列出的：

• 銘刻的 Nanoscale 不斷地通常陳列更低費率，
• 另外，在功能寬度是可變的設備，更小的功能比寬功能銘刻較不深深。 這由術語長寬比從屬的蝕刻是著名的 (ARDE)，并且可能提出有些設備的一個嚴重問題，需要再設計。
• ARDE 的另一種結果銘刻是非線性的與銘刻時間的深度。
• 終於， nanoscale 蝕刻的處理視窗通常減到最小，當然，并且，計量學和分析變得更加堅韌，當功能大小收縮。

在此部分從牛津儀器將存在成功的 nanoscale 蝕刻的許多示例由 ICP 系統的并且討論。

納諾版本記錄石版印刷 (NIL)是製造的一個多才多藝，經濟，靈活和高處理量 (並行) 方法下來對 10nm (和收縮) 結構甚而在大區 (薄酥餅)。 即它有應用在半導體存儲器、微和納諾流體力學、光學設備 LEDs 和激光，生命科學，即實驗室在籌碼系統、生理傳感器、無線電頻率要素、可再造能源和新的 nanotech 設備。 零基本的過程流在表 10. 顯示。

圖 10 是零進程的一個簡單的概要。

零進程的圖 10. 概要

好印花稅銘刻的需求是垂直或非常在垂直的配置文件、平穩的側壁、統一深度和重要維數附近 (CD)。 避免掘溝也是理想的。

圖 11 顯示鉻 (Cr)屏蔽了在系統 100 ICP180 房間銘刻的石英印花稅使用基於锎的₄₈等離子化學。 30nm 功能被銘刻對 200nm 的深度以在 2inch 薄酥餅間的 85nm/min ±<1% 的速率。 在哥斯達黎加的選擇性是 >170 ： 1. 這個配置文件是 89-90°，平穩和溝槽自由在這個基礎。

圖 11. 零印花稅的優質 nanoscale 石英蝕刻。

如圖 13 所顯示，而掘溝被消滅了通過使用低足够的 DC 偏心如圖 12 所顯示，石英配置文件被優選了通過使用集電極溫度。

圖 12。 由溫度的簡單的配置文件控制

圖 13。 由 DC 偏心減少的溝槽控制

哥斯達黎加是常用的，石英印花稅銘刻的困難屏蔽。 圖 14 顯示與下來功能的 nanoscale 哥斯達黎加銘刻對 70nm。

圖 14。 Nanoscale (70nm) 哥斯達黎加在石英銘刻 (AMO 的照片禮貌前的屏蔽銘刻)

要求銘刻進程的第二區是零殘餘的 descum。 若乾 「浮渣」在印花稅新聞以後是存在到零聚合物并且發行。 低浮渣更喜歡。 比例 H/H_Rl 0.1 被認為理想。

浮渣 20nm 200nm 聚合物影片的在表 15 顯示。

圖 15。 在標記步驟以後的殘餘的零聚合物

減少在配置文件和 CD，更改一好 descum 的需求是取消浮渣。 ICP 為 descum，處理配置文件和 CD 的控制的減少的各向同性的蝕刻和損失低壓提供最佳的性能。

圖 16 是留給 10nm 的 BCB 聚合物的 descum 進程的示例完整使用 O-SF₂₆ ICP 進程。

圖 16。 ICP descummed 的 Nanoscale BCB 線路

這個準備的被印的聚合物它主要使用作為銘刻屏蔽。 對最終基體銘刻的需求在這種應用基礎上比印花稅銘刻和 descum 和，因此不同。

光子的水晶是漏洞，如圖 17 所顯示，創建一個光子的帶隙結構的第 2 的定期排列在 1-d 的或三維。 在一光子的水晶 ` 輕的傳送的禁止的』波長请產生很像在半導體水晶內的禁止的電子能源。 然而漏洞範圍一定是按比例關於輕的波長 l。

圖 17。 一個光子的水晶設備： 有 6 漏洞鏡子的飛機諧振腔和其傳輸密謀 (破折線 = 模擬)

二維光子的水晶漏洞銘刻的示例在表 18 到 21 顯示。 當然這些進程可能為其他納米技術應用使用例如要求 ` nanopores 的那些』。

圖 18。 使用 OI 系統 100 ICP180，光子的水晶漏洞在 InP 銘刻了。 再生產與親切的權限 P Strasser，等 ETH 蘇黎世)

圖 19。 在硅的高長寬比光子的水晶漏洞由低溫 ICP 蝕刻

圖 20。 在 SiO 銘刻的光子的水晶漏洞₂ 由與锎他的 ICP₄₈ 化學

圖 21。 在陶銘刻的光子的水晶漏洞₂₅ 由與 CF-O 化學的₄₈₂ ICP

這個最佳的進程使用了聚合物自由 Cl/N/Ar₂₂ 化學。 分類₂ 是銘刻氣體， N₂ 提供側壁鈍化，并且 Ar 使用作為稀釋劑。 寬溫度電極使用與在 200°C 範例部分上的集溫度的 OI 被膠合到輸送盤，并且後側方使用氦氣冷卻。 2.9mm 的被銘刻的深度 180nm 直徑漏洞範圍的達到在長寬比 16 ：1. 銘刻費率是 1.75mm/min

在表 22 到 24，例子舉與補充屬性的三個 ICP 硅銘刻進程 nanoscale 蝕刻的。 如圖 22 所顯示，第一是室溫進程₄₈₆ 使用 CF-SF 混合氣體。 如圖 23 所顯示，第二是這個低溫進程₆₂ 使用 SF-O 混合氣體。 第三個進程是可能提供₂ 非常在 SiO 的高選擇性可達成由受控 O₂ 替換件如圖 24 所顯示₂ 的 HBr- O 進程。

圖 22。 CF-SF ICP 進程銘刻的 16nm₄₈₆ Si 線路 ((禮貌 AMO，亞琛)。 配置文件控制 CF%₄₈ (正確)

圖 23。 22nm 寬 Si 溝槽被銘刻對 169nm 深度 (7.5:1 長寬比) 使用搏動的 LF ICP cryo 進程和 ZEP520A 屏蔽。

在 3nm SiO (AMO 禮貌的圖 24。 34nm polySi 門銘刻，被屏蔽的₂ HSQ，終止)。