지능적인 겹쳐 쌓이기 Photonic 회로 및 웨이퍼 수준 3D 통합 애플리케이션을 위한 생산 해결책을 가능하게 합니다

Published on March 26, 2009 at 7:29 PM

지능적인 겹쳐 쌓이는 (TM), 기술을 겹쳐 쌓이기 지금 그것의 회로, 제조와 기술 이전 둘 다 가 준비되어 있다는 것을 Soitec 단 (Euronext 파리), 세계의 오늘 알려지는 마이크로 전자공학 산업을 위한 설계된 기질의 주요한 공급자. Soitec의 Tracit 사업 단체의 이 낮 온도 공업 공정은 우수한 수확량을 가진 시작 물자의 범위에 겹쳐 쌓이는 웨이퍼 수준 회로를 달성합니다. 수확량을 위태롭게 하기 없이 다른 운반대에 완성되는 회로를 기능은 디자이너를 위한 새로운 문을 엽니다. 오늘날, 지능적인 겹쳐 쌓이는 것은 (TM) 상한 심상 센서의 생산을 가능하게 합니다; 그것은 곧 더 복잡한 3D 제품 아키텍쳐의 새로운 photonics 응용, RF 회로 및 궁극적인 현실화의 범위를 가능하게 할 것입니다.

응용 필요에서 회로 제작을 분리하기 위하여는, Soitec는 이 일반적인 다양한 물자에 가공한 웨이퍼의 얇은 층을 옮기도록 프로세스를 개발했습니다. 지능적인 겹쳐 쌓이는 (TM) 기술은 낮 온도, 고에너지 웨이퍼 접합 및 Soitec의 높은 볼륨 생산 노하우에 의해 강화된 엷게 하는 기술, 둘 다 구성하고 있습니다. 회사는 다수 세계적인 주조에서 오는 몇몇 웨이퍼 모형 및 IDMs가 그것의 최신식 제조 선에 있는 prototyping 그리고 생산을 위해 성공적으로 가공되었다는 것을 보고합니다.

"경험, Soitec의 세계적인 산업 기능, 유효하게 한 IP 및 많은 년을 가진 기질 제조자로 유일한 접근을 사용하여 기술을," 지능적인 겹쳐 쌓이는 (TM) 회로를 Tracit 사업 단체의 부사장, 주 Bernard Aspar 겹쳐 쌓이는 제안하고 있습니다. "저용량 응용을, 우리는 주문 제조 서비스를 겹쳐 쌓이는 회로를 제공해서 좋습니다, 그러나 높은 볼륨 응용이 그(것)들에게 그들의 근수를 간단하게 하고, 비용을 삭감하고 주기 시간을 단축하는 기회를 줘 우리의 고객으로 주문을 받아서 만들어진 프로세스를 옮겨서 잘 도움이 되어을 수 있다는 것을 우리는 인식합니다. 그러므로 우리는 제공합니다 제조 둘 다 서비스와 기술 허용 선택권을."

Soitec 단은 2006년에 Tracit (원래 아주 잘 알려진 CEA Leti 마이크로 전자공학 연구 단체의 부산물)를 취득했습니다. 오늘 공고는 돌파구 기술의 발달을 통해 양 제조, 허용 및 혁신의 이 전략 적이고, 높 무료한 취득, 뿐 아니라 단의 전반적인 전략을 유효하게 합니다.

Yole 발달에 의하여 3D IC에 최근 연구 결과에 따르면, 독립적인 반도체 시장 조사 및 분석은 2010/2011에 의해, 웨이퍼 수준 이동 가공을 위한 수요 대량 생산을 도달하기 위하여 예측됩니다, 심상 센서 응용에 의해 주로 몰아 굳게 합니다. "2012년까지, 기억 장치와 같은 이질적인 분대의 3D 통합을 위한 시장 때 논리, 힘 IC와 아날로그는 제거해, 기술을 겹쳐 쌓이는 Soitec의 회로는 추가 장치 디자인 단순화를 가능하게 하고 잡종 기능 기능 및 기술 통합으로 제조," 박사를 말합니다 에리크 Mounier 의 Yole 발달의 공동 출자자.

Last Update: 14. January 2012 11:06

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