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Posted in | Nanoelectronics

Expertos Escaparate resultados de nuevas investigaciones en la pila de la Puerta avanzada, los canales de alta movilidad, y 3D de interconexión TSVs

Published on June 15, 2009 at 7:17 AM

SEMATECH , el consorcio global de fabricantes de semiconductores, ha continuado liderazgo en el desarrollo, la detección y caracterización de nuevos materiales, herramientas y procesos que permiten la ampliación CMOS y las nuevas tecnologías será más demostrado durante el 2009 Simposio VLSI Technology en el 15-17 de junio de 2009, en el Hotel Granvia en Kyoto, Japón.

En un área de investigación, tecnólogos de Materiales SEMATECH y el programa de Tecnologías Emergentes han demostrado reducciones significativas en la altura de la barrera Schottky y la resistencia de contacto que son críticos para la mejora continua de rendimiento de los dispositivos en los nodos de la tecnología del futuro.

Como la ampliación continúa, una de las preocupaciones más urgentes de la tecnología CMOS más allá del nodo de 45 nm es la resistencia de contacto en las regiones de origen / de drenaje, que viene de una barrera Schottky relativamente alta entre el tipo n dopado con silicio y siliciuro de níquel. Investigadores SEMATECH expondrá los últimos avances en la exploración de estructuras alternativas de interfaz, la reducción de las resistencias parásitas de la fuente y el drenaje de las regiones y mejorar la movilidad.

"A través de una intensa investigación y desarrollo, SEMATECH ha desarrollado soluciones manufacturable con nuevos materiales e interfaces que reduzcan la fuente de la fuga de resistencia de los parásitos. Estos enfoques aplicación práctica a los futuros canales de avanzada y alta puerta de la movilidad ", dijo Raj Jammy, presidente de SEMATECH vicepresidente de tecnologías emergentes. "Estamos continuando a impulsar la tecnología CMOS de los límites, mientras que probar la viabilidad de las nuevas tecnologías de próxima generación."

SEMATECH avances impulsados ​​en los materiales y la estructura del dispositivo se puso de relieve en el simposio, incluyendo las siguientes:

  • Una sesión de enfoque nuevo que ofrece, "3D-Sistema de la Integración", el director del programa de SEMATECH interconexión en 3D, Sitaram Arkalgud, ofrecerá una charla invitada destacando la importancia de la integración 3D TSV para las generaciones futuras tecnologías.
  • Un panel de expertos, "Opciones de la tecnología clave de 16 nm CMOS y más allá - Rompiendo barreras" incluirá Raj SEMATECH Jammy.
  • El panel "¿Es el TSV 3D LSI y Embalaje finalmente listo o es sólo una fantasía?", Co-moderador Sitaram Arkalgud, se abordará la cuestión de las aplicaciones que están impulsando el desarrollo de TSVs.

Además, los expertos de Materiales SEMATECH y el programa de Tecnologías Emergentes presentará seis documentos técnicos:

  • Primera puerta high-k/metal Stacks Gate con cero interfaz SiOx Lograr EOT = 0.59nm para la aplicación 16nm - Demuestra por primera vez una película HfOx con un cero low-k interfaz SiOx tiene una mejor escalabilidad de alto-k exóticos materiales, y es una opción práctica y escalable para el estándar de la industria de hoy Hf-high-k basada en películas.
  • Variación V y Control de la cepa de alta Canales% Ge SiGe Thin milisegundos Recocido pMOSFET Al darse cuenta de alto rendimiento más allá del nodo 16nm - Explora los parámetros clave para el control de la variación del umbral de tensión y el mantenimiento de la tensión de puerta pMOSFETs primera SiGe canal.
  • Modulación de fase selectiva de NiSi Usando N-Implantación de iones de alto rendimiento dopante segregado Fuente / drenaje MOSFET de canal N - Investiga doble modulada en fase siliciuro de níquel para reducir la barrera Schottky y la resistencia en serie dopante segregado fuente / drenaje NMOSFET.
  • CMOS de Banda Schottky alturas de barrera con dieléctrico-dipolo Mitigada (DDM) Metal / Si de Fuente / Contacto drenaje de Reducción de Resistencia - Demuestra por primera vez, ajuste la altura de barrera Schottky con SiO2 interfacial y dos dieléctricos high-k.
  • Una sola puerta de metal altamente escalable y manufacturable / High-k de integración CMOS de 32 nm Sub-tecnología para aplicaciones LSTP - Describe un simple, escalable puerta-primera opción de integración para la fabricación de transistores high-k metal gate CMOS blanco de sub-32 nm de energía de reserva bajo aplicaciones.
  • Mecanismos de Baja Intensidad en estado de Ge (SiGe) NMOSFET: un estudio comparativo sobre la pila de la puerta, resistencia y Orientación dependiente-masas efectivas - Informa sobre los resultados de un estudio sistemático para comprender las corrientes de la unidad bajo observado en base Ge NMOSFET.

El Simposio Internacional sobre Tecnología VLSI, tecnología y circuitos con el patrocinio de los dispositivos IEEE Electron y de estado sólido de las sociedades Circuitos y la Sociedad Japonesa de Física Aplicada en colaboración con el Instituto de Electrónica, la Información y Comunicación Ingenieros. VLSI Japón es uno de los muchos foros de la industria SEMATECH utiliza para colaborar con los científicos e ingenieros de las empresas, universidades y otras instituciones de investigación, muchos de los cuales son socios de investigación.

Last Update: 4. October 2011 16:04

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