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Posted in | Nanoelectronics

Experts Vitrine nouveaux résultats de recherche dans le stack de grille avancée, canaux haute mobilité et d'interconnexion 3D TSV

Published on June 15, 2009 at 7:17 AM

SEMATECH , le consortium mondial des fabricants de semi-conducteurs, a poursuivi le leadership dans le développement, le dépistage et la caractérisation de nouveaux matériaux, des outils et des processus qui permettent échelle CMOS et les technologies émergentes seront également démontré lors du Symposium 2009 sur la technologie VLSI Juin 15-17, 2009, à l'Hôtel Rihga Royal à Kyoto, au Japon.

Dans un domaine d'investigation, de technologues à partir de matériaux SEMATECH et émergentes du programme Technologies ont démontré une réduction significative de la hauteur de barrière de Schottky et la résistance de contact qui sont essentiels pour l'amélioration continue des performances du dispositif dans les nœuds technologiques futures.

Comme l'échelle continue, l'une des préoccupations les plus pressantes de la technologie CMOS au delà du nœud 45 nm est la résistance de contact dans les régions source / drain, qui vient d'une barrière de Schottky relativement élevé entre dopé de type n Si et siliciure de nickel. Chercheurs SEMATECH décrira les progrès récents dans l'exploration de structures d'interface alternative, réduisant les résistances parasites de la source et de drain et de l'amélioration de la mobilité.

"Grâce à la recherche intense et les efforts de développement, SEMATECH a développé des solutions manufacturable avec de nouveaux matériaux et des interfaces qui permettent de réduire la résistance source-drain parasite. Ces approches permettent l'application pratique future de pointe canaux porte et haute mobilité », a déclaré Raj Jammy, vice-président de SEMATECH des technologies émergentes. «Nous continuons à pousser la technologie CMOS pour les limites, alors que nous tester la faisabilité de nouvelles technologies de prochaine génération."

Avancements SEMATECH entraîné en matériaux et la structure du dispositif sera mis en évidence lors du colloque, dont les suivantes:

  • Une séance de discussion nouvellement offert, "3D-Système d'intégration", le directeur du programme de SEMATECH interconnecter 3D, Sitaram Arkalgud, prononcera une conférence invitée soulignant l'importance de l'intégration 3D TSV pour les générations futures technologies.
  • Un débat d'experts, «Options Key Technology pour 16 nm et au-delà de CMOS - Breaking the Barriers» comprendra SEMATECH Raj Jammy.
  • Le panneau «Est-TSV 3D LSI et Emballage enfin prêt, ou c'est juste un autre fantasme?", Co-animée par Sitaram Arkalgud, abordera la question des applications qui sont le moteur du développement de TSV.

En outre, les experts de Matériaux de SEMATECH et émergentes du programme Technologies présentera six documents techniques:

  • Première porte high-k/metal Stacks Gate avec Zero Interface SiOx Atteindre EOT = 0.59nm pour l'application 16nm - démontre pour la première fois, un des films HfOx par un zéro low-k Interface SiOx a meilleure évolutivité que plus exotiques-k matériaux, et est une pratique, l'option évolutive pour standard de l'industrie d'aujourd'hui Hf basé high-k films.
  • Variation Ve et le contrôle des canaux de haute souche% Ge SiGe mince par milliseconde recuit Réalisant pMOSFET haute performance Au-delà du nœud 16nm - Explore les principaux paramètres pour contrôler la variation de tension de seuil et la maintenance de contrainte de la porte pMOSFETs première chaîne de SiGe.
  • Modulation de phase sélective de NiSi utilisant la N-implantation ionique pour la haute performance dopants-distincts de source / drain MOSFET canal N - Étudie dual siliciure Ni modulés en phase de réduction de la barrière de Schottky et la résistance série en dopant la ségrégation de source / drain nMOSFETs.
  • CMOS Bande-Edge Schottky Heights barrière diélectrique aide-dipôle atténué (DDM) Métal / Si pour Source / Réduction Résistance drain Contact - démontre pour le réglage du temps de Schottky première hauteur barrière en utilisant SiO2 interfaciale et double diélectriques high-k.
  • Une grille métallique évolutive et hautement manufacturable Simple / High-k CMOS d'intégration pour les sous-32nm technologie pour les applications LSTP - Présente une simple option de l'intégration évolutive porte-première de fabrication high-k transistors CMOS en métal porte ciblé pour les sous-alimentation de secours 32 nm à faible applications.
  • Mécanismes de basse pression, sur l'état actuel de Ge (SiGe) nMOSFETs: Une étude comparative sur empilement de grille, de résistance et d'orientation dépendant des masses effectives - Rapports des résultats d'une étude systématique pour comprendre les courants d'entraînement à faible observée dans Ge basé nMOSFETs.

Le Symposium international sur la technologie VLSI, la technologie et Circuits est parrainé par l'Electron Devices IEEE et Solid-State Circuits sociétés et de la Japan Society of Applied Physics, en coopération avec l'Institut d'électronique, d'information et de communication Ingénieurs. VLSI Japon est un des nombreux forums de l'industrie SEMATECH utilise pour collaborer avec des scientifiques et des ingénieurs de sociétés, d'universités et autres institutions de recherche, dont beaucoup sont des partenaires de recherche.

Last Update: 7. October 2011 22:05

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