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Posted in | Nanoelectronics

전문가는 향상된 문 더미, 높은 기동성 채널 통신로 및 3D 내부 연락에 있는 새로운 연구 결과를 TSVs 전시합니다

Published on June 15, 2009 at 7:17 AM

SEMATECH 의 주요한 반도체 제조자의 글로벌 협회는, 계속하고, 가려기 발전에 있는 지도력을, CMOS 스케일링을 가능하게 하고 나오기 기술이 2009년을 6월 15-17일, 일본에 2009년 VLSI 기술 심포지엄 도중 더 설명될 새로운 물자, 공구를 및 프로세스 교오또에 있는 Rihga 왕 호텔에서 성격을 나타내기.

수사의 1개의 지역에서는, SEMATECH의 물자와 나오는 기술 프로그램에서 과학 기술자는 미래 기술 마디에 있는 장치 성과의 계속 증진을 위해 중요한 Schottky 방벽 고도와 접촉 저항에 있는 중요한 감소를 설명했습니다.

오르기 것이 계속하기 때문에, 다리미질의 하나는 45 nm 마디 저쪽에 CMOS 기술의 관심사 n 모형 진한 액체로 처리한 Si와 니켈 규화물 사이에서 Schottky 상대적으로 높은 방벽에서 오는 하수구 지구에 있는 접촉 저항입니다,/근원. SEMATECH 연구원은 양자택일 공용영역 구조물을 탐구하고는, 근원과 하수구 지구의 기생하는 저항을 감소시키고 기동성 향상하기에 있는 최근 진도를 설명할 것입니다.

"강렬한 연구와 개발 노력, SEMATECH를 통해 근원 하수구 기생하는 저항을 감소시키는 공용영역 및 새로운 물자를 가진 manufacturable 해결책을 개발했습니다. 이 실제적인 실시 접근은 미래에 의하여 진행된 문을 가능하게 하고 높 기동성 채널 통신로," 진득진득했던 Raj, 나오는 기술의 SEMATECH의 부사장을 말했습니다. "우리는 우리는 나오는 차세대 기술의 실행가능을." 시험하는 그러나, 한계에 CMOS 기술을 미는 것을 계속하고 있습니다

물자와 장치 구조물에 있는 SEMATECH에 의하여 몬 전진은 뒤에 올 것이다 것을 포함하여 심포지엄에, 강조될 것입니다:

  • 새로 제안된 초점 세션, "3D 시스템 통합," SEMATECH의 3D 내부 연락 프로그램, Sitaram Arkalgud의 디렉터는, 미래 기술 발생을 위한 3D TSV 통합의 중요성을 강조하는 초대한 대화를 전달할 것입니다.
  • 16 nm CMOS를 위한 전문 위원회 면담, "주요 기술 선택권 및 저쪽에 - 방벽"를 무너뜨리는 것은 진득진득할 것이 SEMATECH의 Raj를 포함할 것입니다.
  • 위원회는 "TSV 3D LSI'S 포장 마지막으로 준비되어 있고 또는 다만 또 다른 환상입니까? ," Sitaram Arkalgud에 의하여, 검토할 것입니다 응용이 TSVs의 발달을 몰고 있는 질문을 지휘관 알맞도록 했습니다.

게다가, SEMATECH의 물자와 나오는 기술 프로그램에서 전문가는 6개의 기술 자료를 제출할 것입니다:

  • 16nm 응용을 위한 EOT=0.59nm를 달성하는 SiOx 영 공용영역을 가진 높은 k/금속 문 더미를 첫째로 문을 다십시오 - 처음으로 SiOx 영 낮은 k 공용영역을 가진 HfOx 필름을 있고 이국적인 더 높은 k 물자 보다는 더 나은 범위성이, 입니다 오늘 산업 표준 Hf 기지를 둔 높은 k 필름을 위한 실제 적이고, 오를 수 있는 선택권 설명합니다.
  • 밀리세컨드까지 최고 Ge% 얇은 SiGe 채널 통신로의 Vth 변이 그리고 긴장 통제는 16nm 마디 저쪽에 고성능 pMOSFET의 실현을 단련합니다 - 문 첫번째 SiGe 채널 통신로 pMOSFETs의 통제 문턱 전압 변이 그리고 긴장 정비를 위한 중요한 매개변수를 탐구합니다.
  • 고성능 반도체에 첨가하는 소량의 불순물에 의하여 분리된 근원/하수구 n 채널 통신로 MOSFETs를 위한 N 이온 주입을 사용하여 가의 선택적인 위상 변조 - Schottky 방벽 및 반도체에 첨가하는 소량의 불순물 분리한 근원/하수구 nMOSFETs에 있는 직렬 저항 감소시키기를 위한 이중 단계 조절한 Ni 규화물을 조사합니다.
  • 유전체 쌍극자를 사용하여 CMOS 악대 가장자리 Schottky 방벽 고도는 근원 (DDM)/하수구 접촉 저항 감소를 위한 Metal/Si를 감소했습니다 - 계면 SiO2를 사용하여 조정하는 Schottky 방벽 고도를 처음으로 설명하고 높은 k 유전체들 이중으로 합니다.
  • LSTP 응용 - 개략을 위한 이하 32nm 기술을 위한 오를 수 있는과 높게 Manufacturable 단 하나 금속 문/높은 k CMOS 통합 이하 32nm 낮은 비상 전원 응용을 위해 표적으로 하는 높은 k 금속 문 CMOS 트랜지스터 제조를 위한 간단한, 오를 수 있는 문 첫번째 통합 선택권.
  • Ge (SiGe) nMOSFETs의 낮은 에 국가 현재를 위한 기계장치: 문 더미, 저항 및 오리엔테이션 의존하는 유효 질량에 비교 연구 결과 - 보고는 Ge 기지를 둔 nMOSFETs에서 낮은 드라이브 현재를 이해하는 체계적인 연구 결과의 결과 관찰했습니다.

VLSI 기술에 국제 심포지엄은, 기술 및 회로 전자공학, 정보 및 커뮤니케이션 엔지니어의 학회와 협력하여 적용 물리학의 IEEE 전자 장치에 의해 및 고체 회로 사회 및 일본 사회 후원됩니다. VLSI 일본은 과학자로 공저하는 많은 기업 공개토론 SEMATECH 용도의 한개 이고 기업, 대학 및 그밖 연구소, 그들중 대다수에게서 엔지니어는 연구 파트너입니다.

Last Update: 14. January 2012 05:36

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