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Posted in | Nanoelectronics

专家陈列在先进的门栈、高流动性通道和 3D 互连 TSVs 的新的研究结果

Published on June 15, 2009 at 7:17 AM

SEMATECH,主导的半导体制造商全球财团,继续了在开发的领导,筛选,并且分析启用 CMOS 比例缩放,并且新兴技术进一步将被展示在 2009年 6月 15-17 的 2009 VLSI 技术讨论会期间的新的材料、工具和进程,在 Rihga 皇家旅馆在京都,日本。

在一个调查区域中,从 SEMATECH 的材料和新兴技术程序的技术专家在肖特基障碍高度和接触电阻展示了为设备性能持续的改进是重要的在将来的技术节点的重大的减少。

当称继续,一个按 CMOS 技术关心在 45 毫微米节点之外的是接触电阻在来源/流失地区,来自一个相对地高肖特基障碍在 n 型的被掺杂的 Si 和镍硅化物之间。 SEMATECH 研究员将概述在测试替代界面结构,减少来源和流失地区的寄生阻力和改进流动性的最近进展。

“通过强烈的研究与开发工作成绩, SEMATECH 开发了与减少来源流失寄生阻力的新的材料和界面的 manufacturable 解决方法。 这些实用的实施途径启用远期提前的门,并且高流动性通道”, SEMATECH 的副总统说粘上果酱的 Raj,新兴技术。 “我们继续推进 CMOS 技术到限额,而我们测试涌现的下一代技术的可行性”。

SEMATECH 在材料和设备结构的被驱动的推进将被显示在讨论会,包括以下:

  • 一个最近提供的重点会议, “3D 系统综合化”, 3D 互连程序, Sitaram Arkalgud 的 SEMATECH 的负责人,将提供显示 3D TSV 综合化的重要性将来的技术生成的一次被邀请的谈话。
  • 一个专家小组论述, “关键技术选项的 16 毫微米 CMOS 和以远 - 冲破障碍”将包括粘上果酱 SEMATECH 的 Raj。
  • 面板 “TSV 3D LSI'S,并且包装最后准备好或它是否是另一个幻想?”,由 Sitaram Arkalgud 共同减轻了,将提出应用驱动 TSVs 的发展的问题。

另外,从 SEMATECH 的材料和新兴技术程序的专家将存在六个技术文章:

  • 给与达到 16nm 应用的零的 SiOx 界面的第一高k/金属门栈装门 EOT=0.59nm - 比异乎寻常的更高k的材料展示与零的低的 k SiOx 界面的 HfOx 影片第一次有更好的可缩放性,并且是今天工业标准基于 Hf 的高的 k 影片的一个实用,可升级的选项。
  • Vth 差异和高 Ge% 稀薄的 SiGe 通道张力控制在毫秒之前锻炼认识到在 16nm 节点之外的高性能 pMOSFET - 测试门第一 SiGe 通道 pMOSFETs 控制阈值电压差异和张力维护的关键参数。
  • 有选择性的相位调制非绝对使用高性能掺杂物被分离的来源/流失 n 通道 MOSFETs 的 N 离子安放 - 调查减少的肖特基障碍和双重阶段被调整的 Ni 硅化物在掺杂物被分离的来源/流失 nMOSFETs 的串联电阻。
  • CMOS 范围边缘肖特基使用电介质偶极的障碍高度缓和了 (DDM)来源/流失接触电阻减少的 Metal/Si - 第一次展示肖特基调整使用界面的 SiO2 的障碍高度并且双倍高的 k 电介质。
  • 可升级和高度 Manufacturable 唯一金属门/高的 k CMOS 综合化的子32nm 技术 LSTP 应用的 - 分级显示一个简单,可升级的门第一个综合化选项的为子32nm 低后备功率应用瞄准的制造的高的 k 金属门 CMOS 晶体管。
  • Ge (SiGe) nMOSFETs 低在状态当前的结构: 关于门栈、阻力和取向从属的有效质量的比较研究 - 报表要了解抽低球当前的一个系统的研究的结果在基于 Ge 的 nMOSFETs 观察了。

在 VLSI 技术的国际专题讨论会、技术和电路由 IEEE 电子设备和固体电路社团和应用物理学日本社团赞助在与电子、信息和通信工程师学院合作下。 VLSI 日本是许多行业论坛 SEMATECH 用途之一与科学家合作,并且从公司、大学和其他研究机构,大多数的工程师是研究合作伙伴。

Last Update: 13. January 2012 20:47

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