Posted in | Nanoelectronics

Encounter integrerede DFM Capabilities Leverer komplet end-to-End Flow for STARCAD-CEL V3.0 Ref Flow

Published on July 8, 2009 at 9:03 PM

Cadence Design Systems, Inc. (NASDAQ: CDNS) , lederen i globale design innovation, meddelte i dag den japanske halvleder forskningskonsortium STARC (halvlederteknologi Academic Research Center), har integreret den Cadence ® Encounter ® Digital gennemførelsessystem, med dens integrerede DFM teknologier, som dens DFM flow rettet mod 45 nanometer design og nedenfor. Den omfattende DFM suite integrerer Cadence Litho Fysisk Analyzer (LPA), Kadence Litho Elektrisk Analyzer (LEA), og kadence CMP Predictor ind i designerens cockpit. Brug af Cadence aktiveret STARCAD-CEL V3.0 Ref. Flow, designere få let adgang til at behandle-nøjagtig fremstillingsdokumentationen tidligt i det fysiske design flow, hvor ingeniører kan udnytte den problemfri integration i digital implementering at identificere, analysere og korrigere udbyttet-begrænsende hotspots for deres avancerede-node design. Hertil kommer, med Litho Elektrisk Analyzer kan designere analysere offset indvirkning på transistor ydeevne og foretage de nødvendige design afvejninger for at opfylde deres design kriterier.

"Den nye STARCAD-CEL V3.0 referencestrøm adresser kritisk design-for-fremstilling bekymring for 65nm, 45 nanometer og avancerede procesteknologier," sagde Nobuyuki Nishiguchi, Vice President og General Manager, Development Institut 1 på STARC. "Cadence Encounter Digital gennemførelsessystem med Litho Fysisk Analyzer forudsat meget præcis litografi hotspot påvisning og korrektion og et hundrede procent korrektion af det katastrofale eller udbytte begrænse fejl i vores test design, og samtidig giver en hurtigere ekspeditionstid."

Den kadence Litho Fysisk Analyzer udnytter styrken af ​​multi-CPU parallel databehandling, sammen med proprietære, grundlæggende algoritmer leverer lineær ydeevne skalerbarhed og hurtigere ekspeditionstid, som rapporteret af STARC. Sammen med flere fremskridt inden for teknologisk proces modellering og integration med kadence Virtuos ® Brugerdefineret IC og Encounter Digital Implementering Platforme, giver Kadence en komplet "rigtige-by-design" digital implementering løsning for celle / blok til fuld-chip.

"Den halvlederindustrien og økosystem anerkender Cadence DFM teknologier som afgørende for avanceret design metoder i dag," siger Dr. Chi-Ping Hsu, senior vice president for digital implementering forskning og udvikling på Cadence. "Det er forskellen mellem at identificere potentielle DFM problemer i designfasen, og rette dem lige der i systemet, versus opdage udbyttet begrænse fejl under fremstillingsprocessen, når det er for sent. Vi er stolte af at arbejde tæt sammen med STARC at bevise Fordelene ved vores DFM teknologi og digital implementering løsning til deres 45 nanometer reference design flow. "

Halvleder virksomheder verden over er nu kræver DFM analyse i designfasen, og størstedelen af ​​de 20 største halvleder virksomheder har nu vedtaget Cadence har DFM løsninger til at opfylde deres præcision, ydeevne og udbytte mål.

Last Update: 7. October 2011 16:08

Tell Us What You Think

Do you have a review, update or anything you would like to add to this news story?

Leave your feedback
Submit