Strategie für das Lösen von Technologie-Herausforderungen im Wachsenden Wafer-Stufigen Markt der Integrations-3D

Published on July 13, 2009 at 8:40 PM

Die Soitec-Gruppe (Euronext Paris), der führende Lieferant der Welt des Silikon-aufisolators (SOI) und andere ausgeführte Substratflächen für die Mikroelektronikindustrie, heute angekündigt seiner Strategie für das Lösen von Technologieherausforderungen im wachsenden Wafer-stufigen Markt der Integration 3D mit einer Familie von nachgewiesenen Prozessen und von ausgeführten Substratflächen. Die Firma hat die Kombination des Kerntechnologieknow-hows in der Wafermasseverbindung und stapelnde, Herstellungsinfrastruktur und Großserienerfahrung sowie starkes IP, um die Bausteine zu entwickeln, die für Wafer-stufige Integration 3D benötigt werden. Soitecs 3D-Technologiestrategie wird auf drei Säulen aufgebaut: Niedrigtemperatur-Smart Schnitt (TM) Technologie, Smart, das Stapelt, Technologie (TM) und direkte Metall-Metallmasseverbindung, aktuell in der Entwicklung.

„Integration 3D und Wafer-stufige Verpackungstechniken sind viel versprechende und schnell wachsende Abschnitte der morgigen Halbleiterindustrie. Wir erwarten 3D integriert Halbleiter zu an CAGR von 50 bis 60% während Zeitraum 2008 bis wachsen 2015, hauptsächlich getrieben durch Speicher, Bild Fühler, MEMS, Entsprechung und CMOS-Logikanwendungen,“ sagte Jerome-Baron, allgemeinen Analytiker bei Yole Developpement. „Trotz der aktuellen Konjunkturschwäche, haben die weltweiten R&D-Aktivitäten, die mit Innovation der Integration 3D verbunden werden, erreicht beispiellose Stufen.“

„Wir arbeiten an der Herstellung von Technologien 3D durchführbar und kosteneffektiv mit einem umfangreichen und flexiblen Angebot. Auf dem Waferniveau fügen unser Smart-Stapeln und Smart-Schnitttechnologien beträchtlichen Wert Integration 3D hinzu,“ sagte Andre-Jacques Auberton-Herve, Präsident der Soitec-Gruppe. „Und wenn SOI-Wafers für CMOS verwendet werden, der aufbereitet, wie mit Tonern demonstriert, profitieren Endprodukte von höheren Erträgen und verbesserter Zuverlässigkeit.“

Smart, das Technologie Stapelt, aktiviert Wafer-zuWafer waagerecht ausgerichtetes Stapeln von teilweise oder ganz behandelte Schaltungen. Die Technik verwendet niedrigtemperatur-Oxidoxid molekulare Masseverbindung mit der spezifischen klimatisierenden Oberfläche und die Hochpräzision Waferverringerung. Der Niedrigdruck Wafer-Masseverbindungsprozeß bleibt mit zukünftigen Anforderungen für Submikronausrichtungsgenauigkeit kompatibel. Diese Technologie wird für hoch entwickelte Halbleiteranwendungen wie Rückseiten-Beleuchtungsbild (BSI)fühler angepasst sowie über nähert sich letzte 3D Integration. Unter Verwendung SOI als Ausgangsmaterial, Soitecs erlauben Technologien das erfolgreiche Stapeln von den Extra-dünnen Schichten, die benötigt werden, um das höchste durch-Silikon-über Verbindungs (TSV)dichten zu erzielen.

Soitecs niedrigtemperatur-Smart Schnitt Prozessgebrauch Oxidoxid molekulare Masseverbindung und Atom-stufige die Spaltung, zum von monokristallinen Silikonfilmen wie 0,1 Mikron auf teilweise oder ganz behandelte Wafers so dünn zu übertragen. Auf dieser neuen materiellen Schicht kann ein zweites Niveau von Einheiten aufbereitet werden und diese Integration kann in einem wiederholenden Modus wiederholt werden. Das Übertragen ein extrem Dünnschicht aktiviert höhere Verbindungsdichte, höheren Signaldurchsatz und einfacheres TSV Aufbereiten. Nutzen umfaßt erhöhte Datenverarbeitungsbandweite, niedrigere Gesamtherstellungskosten, und die Leistungseinsparungen wegen des verringerten verdrahtenden Abstandes zwischen verbundenen Einheiten. Dieser abschließende Nutzen ist für das Produzieren von hoch entwickelten Speicher- oder CMOS-Logik3d IS Anlagen gut angepasst.

Zusätzlich Soitecs spielt R&D-Arbeit in der Kaltklebung Metall auf Metall in Partnerschaft mit CEA/Leti (das Elektronik-und Informationstechnologie-Labor der Französischen Atomenergiekommission) eine Schlüsselrolle in der das 3D-Integrationsstrategie der Firma. Dieser Anflug stellt die Vorteile des Anwendens keines zusätzlichen Drucks auf dem Masseverbindungsstapel und einem unteren thermischen Budget, gegen Verzerrung und Fluchtungsfehler zu schützen dar. Die Hauptanwendung ist, wenn sie Verbindungen im Stapel 3D während der Masseverbindung erstellt.

An SEMICON West-, 14.-16. Juli in San Francisco, Besuch Soitec im Stand #5448 in Nord-Hall.

Last Update: 14. January 2012 01:00

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