Estrategia para Resolver Retos de la Tecnología en el Mercado Cada Vez Mayor de la Integración del Fulminante-Nivel 3D

Published on July 13, 2009 at 8:40 PM

El Grupo de Soitec (Euronext París), el surtidor de cabeza del mundo del silicio-en-aislador (SOI) y otros substratos dirigidos para la industria de la microelectrónica, anunciados hoy su estrategia para resolver retos de la tecnología en el mercado cada vez mayor de la integración del fulminante-nivel 3D con una familia de procesos probados y de substratos dirigidos. La compañía tiene la combinación de los conocimientos técnicos de la tecnología de base en la vinculación del fulminante e infraestructura que empila, de fabricación y experiencia en grandes cantidades, e IP fuerte para desarrollar los bloques huecos requeridos para la integración del fulminante-nivel 3D. La estrategia de la tecnología del 3D de Soitec se emplea tres pilares: Smart A Baja Temperatura Cortó (TM) la tecnología, Smart Que Empilaba la tecnología (TM) y la vinculación directa metal sobre metal, actualmente en el revelado.

“las tecnologías de envasado de la integración 3D y del fulminante-nivel son segmentos prometedores y de rápido crecimiento de la industria de mañana del semiconductor. Nosotros preveen 3D integrado semiconductor crecer en CAGR de 50 hasta 60% durante período 2008 a 2015, principal impulsado por memoria, imagen sensor, MEMS, análogo y aplicaciones de la lógica del CMOS,” dijo al Barón de Jerome, analista principal en Yole Developpement. “A Pesar Del descenso económico actual, las actividades mundiales del R&D conectadas a la innovación de la integración 3D han alcanzado niveles sin precedentes.”

“Estamos trabajando en la fabricación de las tecnologías 3D posibles y de poco costo con una oferta extensa y flexible. En el nivel del fulminante, el nuestro Empilar de Smart y las tecnologías del Corte de Smart agregan valor importante a la integración 3D,” dijo a Andre-Jacques Auberton-Herve, presidente del Grupo de Soitec. “Y cuando los fulminantes de SOI se utilizan para el CMOS que tramita, según lo demostrado con los toner, los productos finales se están beneficiando de rendimientos más altos y de confiabilidad mejorada.”

Smart Que Empila tecnología activa empilar nivelado del fulminante-a-fulminante de parcialmente o los circuitos enteramente tratados. La técnica utiliza la vinculación molecular del óxido-óxido a baja temperatura con la superficie específica que condiciona, y el fulminante de alta precisión que enrarece. El proceso de la vinculación del fulminante de la inferior-tensión sigue siendo compatible con los requisitos futuros para la exactitud de la alineación del submicron. Esta tecnología se adapta para las aplicaciones avanzadas del semiconductor tales como sensores de la imagen (BSI) de la Iluminación de la Parte Trasera así como vía 3D la integración pasada se acerca. Usando SOI como materia prima, las tecnologías de Soitec permiten empilar acertado de las capas extra-finas necesarias para lograr el más alto por-silicio-vía (TSV) densidades de la interconexión.

Smart a baja temperatura de Soitec Cortó la vinculación molecular y el atómico-nivel del óxido-óxido de proceso de las aplicaciones que hendían para transferir las películas monocristalinas del silicio tan ligeramente como 0,1 micrones sobre parcialmente o los fulminantes enteramente tratados. En esta nueva capa material, un segundo nivel de dispositivos puede ser tramitado y esta integración se puede relanzar en un modo iterativo. La Traslación de un extremadamente de capa delgada activa una densidad más alta de la interconexión, una producción más alta de la señal y un tramitación más simple de TSV. Las Ventajas incluyen anchura de banda que calcula creciente, un costo de fabricación total más inferior, y los ahorros de la potencia debido a la distancia que alambra reducida entre los dispositivos conectados. Esta ventaja final está bien adaptada para producir sistemas avanzados de la memoria o de la lógica 3D IC del CMOS.

Además, el trabajo del R&D de Soitec en la vinculación metal sobre metal en colaboración con CEA/Leti (el Laboratorio de la Tecnología De La Información de la Electrónica y De la Comisión Francesa de Energía Atómica) desempeña un papel dominante en la estrategia de la integración del 3D de la compañía. Esta aproximación presenta las ventajas de no aplicar ninguna presión adicional sobre la pila de la vinculación y un presupuesto térmico más inferior para guarda contra la distorsión y la desalineación. La aplicación principal consiste en crear interconexiones en la pila 3D durante la vinculación.

En SEMICON Del Oeste, 14-16 de julio en San Francisco, visita Soitec en la cabina #5448 en Pasillo Del Norte.

Last Update: 13. January 2012 22:37

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