Strategia per la Soluzione delle Sfide di Tecnologia del nel Servizio Livello del wafer Crescente di Integrazione 3D

Published on July 13, 2009 at 8:40 PM

Il Gruppo di Soitec (Euronext Parigi), il fornitore principale del mondo dell'silicio-su-isolante (SOI) ed altri substrati costruiti per l'industria di microelettronica, annunciati oggi la sua strategia per la soluzione delle sfide di tecnologia del nel servizio livello del wafer crescente di integrazione 3D con una famiglia dei trattamenti dimostrati e dei substrati costruiti. La società ha la combinazione di knowhow di tecnologia di base nel legame del wafer e l'infrastruttura d'impilamento e fabbricante ed esperienza in grande quantità come pure forte IP per sviluppare le particelle elementari richieste per di integrazione livella del wafer 3D. La strategia della tecnologia del 3D di Soitec è sviluppata su tre colonne: Smart A Bassa Temperatura Ha Tagliato (TM) la tecnologia, Smart che Impila la tecnologia (TM) ed il legame diretto metallo con metallo, corrente in via di sviluppo.

“l'integrazione 3D e di tecnologia d'imballaggio livelle del wafer stanno promettendo e segmenti a crescita rapida dell'industria di domani a semiconduttore. Noi prevedono 3D integrato semiconduttore per svilupparsi a CAGR di 50 a 60% durante periodo 2008 a 2015, pricipalmente guidato da memoria, immagine sensore, MEMS, analogo ed applicazioni di Logica CMOS,„ ha detto il Barone di Jerome, analista principale a Yole Developpement. “Malgrado la recessione corrente, le attività mondiali di R & S collegate all'innovazione di integrazione 3D hanno raggiunto i livelli senza precedenti.„

“Stiamo lavorando a rendere le tecnologie 3D fattibili e redditizie con un'estesa ed offerta flessibile. Al livello del wafer, sia il nostro Impilamento di Smart che le tecnologie del Taglio di Smart aggiungono il valore significativo ad integrazione 3D,„ ha detto Andre-Jacques Auberton-Herve, Presidente del Gruppo di Soitec. “E quando i wafer di SOI sono usati per trattamento di CMOS, come dimostrato con i toner, i prodotti finiti stanno traendo giovamento dai più grandi rendimenti e dall'affidabilità migliore.„

Smart che Impila la tecnologia permette all'impilamento livellato del wafer--wafer di parzialmente o ai circuiti trattati completamente. La tecnica usa il legame molecolare dell'ossido-ossido a bassa temperatura con la superficie specifica che condiziona e l'assottigliamento di alta precisione del wafer. Il trattamento di legame del wafer di basso sforzo rimane compatibile con i requisiti futuri di accuratezza di allineamento di submicron. Questa tecnologia si adatta per le applicazioni avanzate a semiconduttore quali i sensori di immagine (BSI) dell'Illuminazione della Parte come pure via gli ultimi approcci di integrazione 3D. Facendo Uso di SOI come prodotto base, le tecnologie di Soitec permettono il riuscito impilamento dei livelli supplemento-sottili stati necessari per raggiungere il più alto attraverso-silicio-via (TSV) le densità di interconnessione.

Il trattamento a bassa temperatura del Taglio di Smart di Soitec usa il legame molecolare dell'ossido-ossido e della la fenditura livella atomico per trasferire leggermente le pellicole monocristalline del silicio quanto 0,1 micron su parzialmente o i wafer trattati completamente. Su questo nuovo livello materiale, un secondo livello di unità può essere elaborato e questa integrazione può essere ripetuta in un modo iterativo. Il Trasferimento estremamente del di strato sottile permette all'più alta densità di interconnessione, all'più alta capacità di lavorazione del segnale ed al trattamento più semplice di TSV. I Vantaggi comprendono la larghezza di banda di calcolo aumentata, il costo di produzione globale più basso ed i risparmi di energia dovuto la distanza di cablaggio diminuita fra le unità connesse. Questo vantaggio definitivo è ben adattato per la produzione la memoria o dei sistemi avanzati di Logica CMOS 3D IC.

Ulteriormente, il lavoro di R & S di Soitec nel legame metallo con metallo in società con CEA/Leti (l'Elettronica ed il Laboratorio di Information Technology della Commissione Francese di Energia Atomica) svolge un ruolo chiave nella strategia di integrazione del 3D della società. Questo approccio presenta i vantaggi di applicazione della pressione supplementare sulla pila di legame e su un bilancio termico più basso difendersi da deformazione e da cattivo allineamento. La applicazione principale è nella creazione dei collegamenti nella pila 3D durante il legame.

A SEMICON Ad Ovest, 14-16 luglio a San Francisco, visita Soitec in cabina #5448 in Corridoio Del Nord.

Last Update: 14. January 2012 00:22

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