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成長するウエファーレベルの 3D 統合の市場の技術の挑戦を解決するための作戦

Published on July 13, 2009 at 8:40 PM

Soitec のグループ (Euronext パリ)、世界のシリコン・オン・インシュレータの一流の製造者 (SOI)および今日発表されるマイクロエレクトロニクス工業のための他の設計された基板証明されたプロセスおよび設計された基板の系列が付いている成長するウエファーレベルの 3D 統合の市場の技術の挑戦を解決するための作戦。 会社はウエファーの結合で基幹技術のノウーハウの組合せがおよびスタッキング、製造の下部組織および大量の経験、また強い IP ウエファーレベルの 3D 統合に必要なブロックを開発するためにあります。 Soitec の 3D の技術の作戦は 3 本の柱で構築されます: 開発の低温スマートな切口 (TM) の技術、スマートなスタッキングの (TM) 技術および金属に金属の直接結合、現在。

「3D 統合およびウエファーレベルの実装技術は明日の半導体工業の有望で、成長が著しいセグメントです。 私達期待します 3D 統合される半導体で CAGR の 50 に 60% の間にピリオド 2008 年に 2015 年育つため、主に運転されてによってメモリ、画像センサー、 MEMS、アナログおよび CMOS の論理アプリケーション」、ジェロームの男爵言いました、 Yole Developpement の主なアナリストを。 「現在の経済停滞にもかかわらず、 3D 統合の革新にリンクされる世界的な R & D の作業は達しました前例のないレベルに」。

「私達は 3D 技術を広範で、適用範囲が広い提供と実行可能、費用有効にすることに取り組んでいます。 ウエファーのレベル、私達のスマートなスタッキングおよびスマートな切口の技術は 3D 統合に重要な値を追加します」、アンドレジェイクス Auberton-Herve を言いました、 Soitec のグループの大統領。 「SOI のウエファーが処理する CMOS のために使用されるときトナーと示されるように、最終製品はより高い収穫および改善された信頼性から寄与して」。

スマートなスタッキングの技術は処理された回路のウエファーにウエファーの水平なスタッキングを部分的または完全に可能にします。 技術は調節する比表面積との低温酸化物酸化物の分子結合および薄くなる高精度のウエファーを使用します。 低圧力のウエファーの結合プロセスはミクロ以下のアラインメントの正確さのための未来の条件と互換性がある残ります。 この技術は裏側の照明の画像センサーのような高度の半導体のアプリケーションのために (BSI)適応します、また最後の 3D によって統合は近づきます。 開始材料として SOI を使用して、 Soitec の技術は相互接続の密度によケイ素を経て最も高いの達成するのに必要とされる余分薄い層の正常なスタッキングを (TSV)可能にします。

Soitec の部分的または完全に処理されたウエファーに 0.1 ミクロンモノクリスタルケイ素のフィルムを薄く転送する低温スマートな切口プロセス使用の酸化物酸化物の分子結合および原子レベルに裂くこと。 この新しく物質的な層で、装置の第 2 レベルは処理し、この統合は反復的なモードで繰り返すことができます。 非常に薄層を転送することはより高い相互接続の密度、より高いシグナルスループットおよびより簡単な TSV の処理を可能にします。 利点は増加された計算の帯域幅、より低く全面的な製造原価および接続された装置間の減らされたワイヤーで縛る間隔による力の節約を含んでいます。 この最終的な利点は高度のメモリまたは CMOS の論理 3D IC システムを作り出すためにうってつけです。

さらに、 CEA/Leti と協力して金属に金属の結合の Soitec の R & D 作業は (フランスの原子力委員会の電子工学および情報技術の実験室) 会社の 3D の統合の作戦の重要な役割を担います。 このアプローチはゆがみおよびミスアラインメントに対して警護する結合スタックおよびより低い熱予算の追加圧力を適用しない利点を示します。 主要出願は結合の間に 3D スタックで相互接続を作成することにあります。

、サンフランシスコ西の SEMICON 北ホールのブース #5448 の訪問 Soitec の 7 月 14-16 日。

Last Update: 13. January 2012 20:59

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