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성장하는 웨이퍼 레벨 3D 통합 시장에서 기술 문제를 해결을위한 전략

Published on July 13, 2009 at 8:40 PM

Soitec 그룹 (유로 넥스트 파리) , 세계의 실리콘 - 온 - 절연체의 선두 공급 업체 (SOI)와 마이크로 일렉 트로닉스 산업에 대한 다른 설계 기판 오늘 가족과 함께 성장하는 웨이퍼 수준의 3D 통합 시장에서 기술 문제를 해결하기위한 전략을 발표 검증된 프로세스와 엔지니어링 기판. 이 회사는 핵심 기술의 조합을 가지고 노하우 웨이퍼 본딩 및 인프라와 높은 볼륨의 경험을 제조, 스태킹뿐만 아니라 웨이퍼 수준의 3D 통합에 필요한 빌딩 블록을 개발하기 위해 강력한 IP 인치 현재 개발, 저온 잘라내기 (TM) 기술, 스마트 스태킹 (TM) 기술과 금속 대 금속 직접 본딩 : Soitec의 3D 기술 전략 세 기둥에 내장되어 있습니다.

"3D 통합 및 웨이퍼 레벨 패키징 기술은 미래 반도체 산업의 세그먼트 유망하며 빠르게 성장하고 있습니다. 우리는 주로 기억, 이미지 센서에 의해 구동, 3D 통합 반도체는 2008 2015로 기간 동안 50-60%의 CAGR로 성장 기대 , MEMS, 아날로그 및 CMOS 로직 애플 리케이션, "제롬 배론, Yole Developpement의 수석 애널리스트는 말했다. "현재의 경기 침체에도 불구하고, 3D 통합 혁신에 연결된 전 세계 R & D 활동은 전례없는 수준에 도달했습니다."

"우리는, 웨이퍼 레벨에서. 광범위하고 유연한 제안과 3D 기술이 가능하고 효과적인 비용을 위해 최선을 다하고 우리의 스마트 스태킹 및 모두 스마트 컷 기술이 3D 통합에 상당한 가치를 부여하고있다"앙드레 - 자크 Auberton - 하브의 사장인 Soitec 그룹. "그리고 SOI 웨이퍼는 같은 imagers와 시연 CMOS 처리를 위해 사용하는 경우, 최종 제품은 높은 수율과 향상된 안정성의 혜택을합니다."

스마트 스태킹 기술은 부분적으로 또는 완전히 처리 회로 스태킹 웨이퍼 - 투 - 웨이퍼 레벨 수 있습니다. 이 기술은 특정 표면 컨디셔닝과 함께 저온 산화 - 산화물 분자 결합을 사용하고, 고정밀 웨이퍼 숱이없는거야. 낮은 스트레스 웨이퍼 본딩 공정은 submicron 정렬 정확도에 대한 미래의 요구 사항과 호환 남아 있습니다. 이 기술은 같은 백 사이드 조명 (BSI) 이미지 센서뿐만 아니라 지난 3 차원 통합 방식을 통해 같은 고급 반도체 응용 프로그램에 대한 적응이다. 자료를 시작으로 SOI를 사용 Soitec의 기술을 성공적으로 통과 - 실리콘을 통해 (TSV) 상호 연결 밀도 최고를 달성하는 데 필요한 추가 - 얇은 레이어의 스태킹 수 있습니다.

Soitec의 저온 스마트 컷 프로세스는 부분적으로 또는 완전히 처리된 웨이퍼에 0.1 미크론처럼 얇은 모노 결정 실리콘 필름을 전송하는 산화 - 산화물 분자 결합 및 원자 수준 cleaving을 사용합니다. 이 새로운 물질 계층에서 장치의 두 번째 수준은 처리 수 있으며,이 통합은 반복 모드에서 반복 수 있습니다. 매우 얇은 레이어를 전송하면 높은 상호 연결 밀도, 높은 신호 처리량 및 단순 TSV 처리 수 있습니다. 혜택 증가 컴퓨팅 대역폭, 낮은 전반적인 제조 비용, 연결된 장치 간의 배선 거리 감소에 의한 전력 절감을 포함합니다. 이 최종 이익은 물론 고급 메모리 또는 CMOS 로직 IC 3D 시스템을 생산에 적합합니다.

또한, Soitec의 R & D CEA / 레티 (프랑스 원자력위원회의 전자 정보 기술 연구소)와 공동으로 금속 - 투 - 금속 결합의 작업은 회사의 3D 통합 전략에 중요한 역할을합니다. 이러한 접근 방식은 본딩 스택에 추가 압력과 왜곡과 misalignment 방지하기 위해 낮은 열 예산을 신청하지의 이점을 제공합니다. 주요 응용 프로그램은 결합하는 동안 3D 스택에 interconnections을 만드는 것입니다.

SEMICON 서부, 샌프란 시스코에서 7월 14일부터 16일까지에서 북쪽 홀에서 부스 # 5448에서 Soitec를 참조하십시오.

Last Update: 7. October 2011 11:45

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