Strategie voor het oplossen van technische uitdagingen in de groeiende wafer-level 3D-integratie Market

Published on July 13, 2009 at 8:40 PM

De Soitec Groep (Euronext Paris) , 's werelds toonaangevende leverancier van silicium-op-isolator (SOI) en andere hoogwaardige substraten voor de micro-elektronica-industrie, kondigde vandaag aan haar strategie voor het oplossen van technische uitdagingen in de groeiende wafer-level 3D-integratie markt met een gezin van bewezen processen en ontworpen ondergronden. Het bedrijf heeft de combinatie van core technologie know-how in wafer lijmen en stapelen, productie-infrastructuur en high-volume ervaring, evenals een sterke IP naar de bouwstenen die nodig zijn voor wafer-level 3D-integratie te ontwikkelen. 3D-technologie Soitec De strategie is gebaseerd op drie pijlers: Lage temperatuur Smart Cut (TM)-technologie, Smart Stapelen (TM) technologie en metaal op metaal directe hechting, die momenteel in ontwikkeling.

"3D integratie en wafer-level verpakking technologieën zijn veelbelovend en snel groeiende segmenten van de halfgeleiderindustrie morgen industrie. We verwachten 3D geïntegreerde halfgeleiders te komen tot een CAGR van 50 tot 60% groeien tijdens de periode van 2008 tot 2015, voornamelijk gedreven door herinneringen, beeldsensoren , MEMS, analoge en CMOS logica applicaties ", zegt Jerome Baron, principal analist bij Yole Developpement. "Ondanks de huidige economische neergang, zijn de wereldwijde R & D-activiteiten in verband met 3D-integratie innovatie ongekende hoogten bereikt."

"We werken aan het maken van 3D-technologieën haalbaar en kosteneffectief met een uitgebreid en flexibel aanbod. Op de wafer-niveau, zowel onze Smart Stapelen en Smart Cut technologieën belangrijke waarde toe te voegen aan 3D-integratie", zegt Andre-Jacques Auberton-Herve, voorzitter van de Soitec Groep. "En toen SOI wafers worden gebruikt voor de verwerking van CMOS, zoals aangetoond met belichters, zijn eindproducten profiteren van hogere opbrengsten en een betere betrouwbaarheid."

Slimme Stapelen technologie maakt het mogelijk wafer-to-wafer hoog stapelen van gedeeltelijk of volledig verwerkt circuits. De techniek maakt gebruik van lage-temperatuur-oxide-oxide moleculaire binding met specifieke oppervlakte conditioning, en hoge precisie-wafer dunner. De lage-stress wafer bonding proces blijft compatibel met toekomstige eisen voor submicron uitlijning nauwkeurigheid. Deze technologie is geschikt voor geavanceerde halfgeleiders toepassingen zoals Back-Side Illumination (BSI) beeldsensoren alsook via laatste 3D-integratie benaderingen. Met behulp van SOI als uitgangsmateriaal, Soitec's technologieën maken het mogelijk de succesvolle stapeling van extra dunne lagen nodig om de hoogste door-silicium-via (TSV) interconnect dichtheden te bereiken.

Soitec De lage temperatuur Smart Cut proces gebruikt oxide-oxide moleculaire binding en atomaire niveau het splitsen van de overdracht mono-kristallijn silicium films zo dun als 0,1 micron op gedeeltelijk of volledig verwerkt wafers. Op deze nieuwe materiaallaag, kan een tweede niveau van apparaten worden verwerkt en deze integratie kan worden herhaald in een iteratief mode. De overdracht van een uiterst dun laagje maakt hogere interconnect dichtheid, hogere signaal doorvoer en eenvoudiger TSV verwerking. Voordelen zijn toegenomen computergebruik bandbreedte, lagere totale productiekosten, en de energiebesparing als gevolg van de verminderde afstand tussen de bedrading aangesloten apparaten. Dit laatste voordeel is zeer geschikt voor het produceren van geavanceerde geheugen of CMOS logica 3D IC-systemen.

Bovendien, Soitec de R & O-werkzaamheden in de metaal-op-metaal binding in samenwerking met CEA / Leti (het Electronics and Information Technology Laboratory van de Franse Atomic Energy Commission), speelt een belangrijke rol in 3D van het bedrijf integratiestrategie. Deze aanpak biedt de voordelen van de toepassing geen extra druk op de binding stack en een lagere thermische budget om te waken tegen vervorming en uitlijning. De belangrijkste toepassing is in het creëren van verbindingen in de 3D-stapel tijdens het bonding.

Op SEMICON West, 14 tot 16 juli in San Francisco, bezoek Soitec in stand # 5448 in Noord-Hall.

Last Update: 6. October 2011 11:20

Tell Us What You Think

Do you have a review, update or anything you would like to add to this news story?

Leave your feedback
Submit