Strategi for å løse teknologiske utfordringer i det voksende Wafer-Level 3D Integration Market

Published on July 13, 2009 at 8:40 PM

Den Soitec Group (Euronext Paris) , verdens ledende leverandør av silisium-on-isolator (SOI) og andre utviklet underlag for mikroelektronikk industrien, kunngjorde i dag sin strategi for å løse teknologiske utfordringer i det voksende wafer-nivå 3D-integrasjon markedet med en familie av påviste prosesser og konstruert underlag. Selskapet har kombinasjonen av kjerneteknologien know-how i wafer liming og stabling, produksjon infrastruktur og høy-volum erfaring, samt sterk IP å utvikle byggesteinene som kreves for wafer-nivå 3D integrasjon. Soitec 3D-teknologi strategi er bygget på tre søyler: Lav temperatur Smart Cut (TM)-teknologi, Smart Stacking (TM)-teknologi og metall mot metall direkte bonding, for tiden i utvikling.

"3D-integrasjon og wafer-nivå byggemetoder er lovende og raskt voksende segmenter av morgendagens halvlederindustrien. Forvente Vi 3D integrert halvledere å vokse i CAGR på 50 til 60% i perioden 2008 til 2015, hovedsakelig drevet av minner, bildesensorer , MEMS, analog og CMOS logikk applikasjoner, "sier Jerome Baron, analytiker ved Yole développement. "Til tross for den nåværende økonomiske nedgangen, har den verdensomspennende FoU-aktiviteter knyttet til 3D-integrasjon innovasjon nådd hittil ukjente nivåer."

"Vi jobber med å lage 3D-teknologi gjennomførbart og kostnadseffektivt med et omfattende og fleksibelt tilbud. På wafer nivå, både våre Smart Stacking og Smart Cut teknologier tilføre betydelig verdi til 3D-integrasjon", sier Andre-Jacques Auberton-Herve, president i den Soitec konsernet. "Og når SOI wafers brukes for CMOS behandling, som demonstrert med kameraer, er sluttprodukter nyter godt av høyere rente og økt pålitelighet."

Smart Stabling teknologien muliggjør wafer-til-wafer nivå stabling av helt eller delvis bearbeidet kretser. Teknikken benytter lav temperatur oksid-oksid molekylær binding med spesifikk overflate condition, og høy presisjon wafer tynning. Den lave-stress wafer bonding prosessen fortsatt kompatibel med fremtidige krav til submikron justering nøyaktighet. Denne teknologien er tilrettelagt for avanserte halvledere applikasjoner som Back-Side Illumination (BSI) bildesensorer samt via sist 3D integrering tilnærminger. Bruk SOI som utgangsmaterialet, Soitec teknologier tillate den vellykkede stabling av ekstra tynne lag for å oppnå høyest gjennom-silisium-via (TSV) interconnect tettheter.

Soitec er lav temperatur Smart Cut prosessen bruker oksid-oksid molekylær binding og atom-nivå spalte å overføre mono-krystallinsk silisium filmer så tynne som 0,1 mikron på helt eller delvis bearbeidet wafere. På denne nye materialet laget, kan en andre nivå av enheter bli behandlet og denne integrasjonen kan gjentas i en iterativ modus. Overføre en ekstremt tynt lag gir høyere interconnect tetthet, høyere signal gjennomstrømning og enklere TSV behandling. Fordeler inkluderer økt computing båndbredde, lavere totale produksjon kostnader, og makt besparelser på grunn av redusert kabling avstanden mellom tilkoblede enheter. Denne endelige fordelen er godt egnet for produksjon av avansert minne eller CMOS logikk 3D IC-systemer.

I tillegg spiller Soitec FoU-arbeid i metall mot metall bonding i samarbeid med CEA / Leti (Electronics and Information Technology Laboratory i den franske Atomic Energy Commission) en sentral rolle i selskapets 3D integrering strategi. Denne tilnærmingen presenterer fordelene ved å bruke noe ekstra press på bonding stabelen og en lavere termisk budsjett for å beskytte mot forvrengning og forskyvning. Det viktigste programmet er å skape sammenhengene i 3D stabelen under liming.

På SEMICON West, 14-16 juli i San Francisco, besøk Soitec i booth # 5448 i Nord Hall.

Last Update: 8. October 2011 04:17

Tell Us What You Think

Do you have a review, update or anything you would like to add to this news story?

Leave your feedback
Submit