Site Sponsors
  • Oxford Instruments Nanoanalysis - X-Max Large Area Analytical EDS SDD
  • Park Systems - Manufacturer of a complete range of AFM solutions
  • Strem Chemicals - Nanomaterials for R&D

解決的技術挑戰方法在生長薄酥餅級的 3D 綜合化市場上

Published on July 13, 2009 at 8:40 PM

Soitec 組 (Euronext 巴黎),绝緣體上硅薄膜的領先世界的供應商 (SOI)和微電子學行業的其他設計的基體,今天宣佈其解決的技術挑戰方法在與證實的進程和設計的基體系列的生長薄酥餅級的 3D 綜合化市場上。 這家公司有核心技術技術的組合在薄酥餅接合和堆積的,製造的基礎設施和大容積經驗,以及嚴格的 IP 開發對於薄酥餅級的 3D 綜合化是必需的構件。 Soitec 的 3D 技術方法在三根柱子被建立: 低溫聰明的剪切 (TM) 技術、聰明的堆積的 (TM) 技術和金屬對金屬直接接合,當前在開發中。

「3D 綜合化和薄酥餅級的包裝技術是明天半導體行業的有為和迅速發展的細分市場。 我們預計 3D 集成半導體增長在 CAGR 50 到 60% 在期間期間 2008年到 2015年,主要驅動由內存,圖像傳感器, MEMS,類似物和 CMOS 邏輯應用」,首席說熱羅姆分析員男爵, Yole Developpement 的。 「儘管當前經濟不景氣,與 3D 綜合化創新被鏈接的全世界 R&D 活動到達了史無前例的級別」。

「我們在使 3D 技術從事可行和有效與廣泛和靈活的聘用。 在薄酥餅級別,我們聰明堆積和聰明的剪切技術添加重大的值到 3D 綜合化」,安德烈雅克 Auberton-Herve, Soitec 組的總統說。 「并且,當 SOI 薄酥餅為處理時的 CMOS 使用,如展示與印象,最後產物受益於更高的產量和被改進的可靠性」。

聰明的堆積的技術部分或完全啟用薄酥餅對薄酥餅級別堆積被處理的電路。 這個技術使用低溫與適應的比表面的氧化物氧化物分子接合和變薄高精密度的薄酥餅。 低重點薄酥餅接合進程依然是與亞顯微對準線準確性的將來的需求兼容。 此技術為先進的半導體應用適應例如後側方照明 (BSI)圖像傳感器以及通過前 3D 綜合化處理。 使用作為原材料的 SOI, Soitec 的技術允許必要的成功堆積額外稀薄的層達到最高通過硅通過 (TSV)互連密度。

Soitec 的低溫聰明的剪切進程用途氧化物氧化物分子一樣稀薄調用單晶質的硅影片的接合和基本級劈開像在部分或完全被處理的薄酥餅上的 0.1 微米。 在此新的物質層,設備的第二個級別可以被處理,并且此綜合化在一個迭代模式下可以被重複。 調用一非常薄層啟用更高的互連密度,更高的信號處理量和更加簡單 TSV 處理。 福利包括增加的計算的帶寬、更低的整體製造成本和功率儲蓄由於被連接的設備之間的減少的架線的距離。 此最終福利為導致先進的內存或 CMOS 邏輯 3D 集成電路系統是非常合適的。

另外, Soitec 的在金屬對金屬接合的 R&D 工作與 CEA/Leti 合夥 (法國原子能委員會的電子和信息技術實驗室) 在公司的 3D 綜合化方法扮演一個關鍵角色。 此途徑不存在施加在接合棧和一個更低的熱量預算值的另外的壓的好處防護裝置防禦畸變和不同心度。 在接合期間,主要應用在創建互聯在 3D 棧。

在西方的 SEMICON, 7月 14-16 在舊金山,訪問 Soitec 在北廳的攤 #5448。

Last Update: 24. January 2012 21:24

Tell Us What You Think

Do you have a review, update or anything you would like to add to this news story?

Leave your feedback
Submit