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표준 CMOS 프로세스에 AEON NVM는 전통적인 해결책에서 요구된 추가 가면 및 처리 단계를 위한 필요를 삭제합니다

Published on July 21, 2009 at 7:46 AM

Virage Logic Corporation (NASDAQ: VIRL는 완전 적격 IP 해결책이 TSMC에), 오늘 그것이라고 알려진 반도체 산업의 신뢰한 IP 파트너, 내재되어 있던 (NVM) 비휘발성 기억 장치의 가장 넓은 포트홀리로를, 65nm에 250nm에서 아래로 구역 수색하는 상태에서 제안합니다. 풀그릴 다중 시간과 몇몇 시간 풀그릴 NVM IP (MTP)의 포괄적인 (FTP) 선택으로, AEON® 제품군은 무선, 자동, 아날로그의, 힘 관리 및 안전 응용의 필요를 다룹니다. AEON는 추가 가면 또는 처리 단계를 요구하지 않는 표준 CMOS 프로세스에 입증된 뜨 문 기술을 사용하여 개발되었습니다. AEON는 8에서 16k 비트에 조밀도를 지원하고 100k 주기까지 풀그릴 다중 시간입니다.

"우리는 회사의 IP 해결책이 65nm에 TSMC CMOS 프로세스의 광범위에 있는 NVM 제품을 아래로 지원하기 때문에," 말했습니다 부이사 Dan Kochpatcharin를, TSMC에 IP 포트홀리로 매매의 Virage 논리를 가진 오래 계속되는 공동체정신을 유지하는 만족됩니다. "TSMC의 프로세스를 위해 유효할 Virage 논리의 NVM 제품 제안을 이용할 때."는 외부 EEPROM 해결책에 증가 자료 보안 동안에 우리의 고객 환원력, 지역 및 비용에 의하여 유익합니다

Virage 논리의 AEON MTP 기억 장치는 매우 1십억개의 직접 회로 (IC)에서 현재까지 발송되고 아나로그 장치, 선형 기술, 실리콘 심상, SanDisk 및 Avago를 포함하여 주요한 고객에게 허용되었습니다.

"다른 회사 - - 선반의 수를 떨어져 제공하는 기준에 의하여 CMOS 기지를 둔 내재되어 있던 NVM 제안이 없습니다 - Virage 논리의 NVM 포트홀리로로 윤곽 또는 가공 마디 엄호,"는 박사, 부사장 및 총관리인 의 NVM 해결책, Virage 논리를 말했습니다 Yankin Tanurhan. "AEON 65nm에, 40nm와 더불어 이하에 지금 발달에서 250nm에서 아래로 구역 수색하는 가공 마디에 600 이상 다른 자격이 된 윤곽이 있고 발전되고 실리콘 증명되었습니다."에는

Virage 논리의 광범위한 제품이 제안하는 상태에서, 고객은 그들의 디자인으로 무선, 아날로그의, 힘 관리 및 안전 응용을 위한 다중 시간 풀그릴 NVM의 융통성 통합을 위한 추가 선택권이 있습니다. 높은 신뢰도를 요구해 디자이너는 Virage 논리의 NVM의 MTP 철저한 전기 테스트를 수행하고 전반적인 IC 시험 엄호 및 안전을 향상하기 위하여 특징을 이용하고, 부호 매김 디자이너는 종합 시스템을 공격에 대하여 더 강력한 시키기 위하여 그것을 이용합니다.

외부 이전 풀그릴 해결책에 신뢰도와 성과 이득을 (OTP) 제공해서, AEON는 또한 디자인에 있는 새로운 특징 그리고 기능 위한 enabler 역할을 하. 내재되어 있던 기억 장치를 가진 무선 IC는 50%에서 외부 소거 가능 프로그래밍 읽기 전용 메모리에 80% 씩 NVM의 전력 소비를 전기로 감소시킵니다 (EEPROM).

Virage 논리의 NVM의 모든 특성 그리고 자격 데이터는 적격 고객을 위해 요구에 응하여 유효합니다. 특정 가공 가용성을 위해 또는 실리콘 특성 보고를 요구하기 위하여, 접촉 Virage 논리.

샌프란시스코에 있는 Moscone 컨벤션 센터에 2009년 7월 27-30일, 붙들리는 디자인 자동화 회의에 Virage 논리가 (DAC) TSMC의 열리는 혁신 Platform™ 부스 (#822)에 있는 특색지어진 파트너, 캘리포니아일 것입니다.

Last Update: 14. January 2012 02:57

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