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Cadence的高级节点设计和SiP台积电的工艺技术的用户提供快速的量产时间

Published on July 23, 2009 at 7:00 PM

,在全球电子设计创新领先企业Cadence设计系统公司(纳斯达克股票代码:CDNS )今天宣布,其套件的Cadence ® Encounter ®数字实现系统解决方案,包括设计收敛,低功耗,DFM,混合信号,并签收技术,以及系统级封装设计技术,包括在TSMC参考流程10.0。在Cadence的轨道RTL到GDSII的设计能力,使设计人员能够铸造的最先进的制造工艺生产的高收益,低功耗设计。

“参考流程10.0起着至关重要的作用,在启用新的工艺技术设计,说:”圣庄,台积电设计基础设施市场的高级主管。 “与Cadence的密切合作,确保所需的工具增强了时间提前,因为我们进入28纳米。”

,数字化实现研究的副总裁徐季平博士说:“当今最棘手的设计挑战提供最佳的解决方案和开发解决方案,提前为明天的曲线,需要不断创新,紧密协作,与我们的客户和业务伙伴”在Cadence和发展。 “与台积电密切合作,将有助于确保我们的领导在低​​功耗,混合信号,集成DFM,先进节点和签收技术,并且使Cadence公司提供了一个完整的和可预测的解决方案,从RTL到最终硅。”

东风,数字实现与分析

参考流程10.0了重要贡献,是业界第一个上下文感知图书馆细胞和SOC设计的电气分析。设计人员可以使用屡获殊荣的Cadence的岩性电分析仪,电动微调库细胞和准确地模拟电应力的影响,从而提高产品质量。此外,分层光刻物理分析器产生的纳米级器件物理的可制造性的快速分析。这些独特的DFM功能都整合到Encounter数字实现系统,使早期设计阶段识别,分析和修复潜在的制造问题。

其他的变化减少台积电设计参考流程10.0 Cadence的跟踪所涵盖的技术包括统计静态时序分析(SSTA),布局优化,先进的时钟树分析和片上变异分析。所有这些技术都大大加快,通过端到端的高端多处理器的计算平台的支持。

大厦的Cadence NanoRoute ®路由器,从而显着提高设计师的生产力和加速整体周转时间后,Cadence公司提供各种其他的DFM技术,包括生理缺陷分析,虚拟CMP热点分析,光刻工艺检查,先进的工艺造型,和衬底噪声分析。所有这些功能完全整合到Encounter数字实现系统,让最亲密的优化和签收之间可能存在的关联。

先进的低功耗设计

Cadence公司推出了其低功耗设计解决方案,两年多前,并立即纳入TSMC参考流程8.0的特点。此后,Cadence已经更新与新功能,包括层次Si2的通用功率格式(CPF)的支持,脉冲锁存,双触发器解决方案,其低功耗解决方案。因为Cadence低功耗解决方案还可以无缝整合到Encounter数字实现系统,它提供低拥有成本和低功耗设计的易于使用的设计环境。

Last Update: 4. October 2011 20:37

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