ARM og Cadence samarbejder om at give nye generation of Physical IP til IBM 45nm SOI Process

Published on July 27, 2009 at 8:43 AM

Cadence Design Systems, Inc. (NASDAQ: CDNS) , leder i globale elektroniske design innovation, meddelte i dag, at de har valideret en ny generation af ASIC-biblioteker fra ARM bruge Cadence ® Encounter ® Digital implementeringssystem rettet mod IBMs 45-nanometer silicium- på-isolator (SOI) fremstillingsprocessen. Udviklingen markerer endnu en milepæl i en flerårig samarbejde muliggør en effektiv udnyttelse af IBMs low-power, high-performance SOI teknologi til næste generation af design.

"Vores samarbejde med kadence på den tidlige validering af deres værktøjer skal sikre design parathed til kunder i IBMs 45nm SOI teknologi. Kollektivt, ARM, Kadence og IBM tilbyder et pålideligt design platform, hvor hastighed, funktionalitet og lavt strømforbrug er behov for," sagde Tom Lantzsch, vice president, fysiske IP-division, ARM. "Disse nye silicium-valideret 45nm SOI biblioteker til etablering af strømbesparende SOCs og samtidig reducere udviklingstiden og omkostningerne."

ARM 45nm SOI biblioteker blev udviklet ved hjælp af Cadence Virtuos ® custom design platform 6.1 og valideret på flere designs i Cadence Encounter Digital gennemførelsessystem, en komplet RTL-til-GDSII designmiljø, at funktioner Si2 fælles Power Format (CPF) for lav Power Design, indfødte signoff-in-the-loop for interconnect udvinding, timing, magt, og signal integritet plus fuldt integrerede Cadence design-for-fremstilling (DFM) teknologi. Hele Cadence end-to-end design, implementering og kontrol løsning er bevist, at fuldt ud at støtte SOI fremstillingsprocessen.

"Samarbejdet mellem kadence, ARM og IBM er afgørende for designere målrette vores SOI teknologi," siger Richard Busch, direktør, IBM ASIC Products. "Det er bydende nødvendigt, at disse biblioteker er designet, kontrolleres og gennemføres i tæt sammenhæng med vores SOI processen, så designere kan opnå de fulde fordele af højere ydelse og lavere strømforbrug i forhold til bulk CMOS teknologier."

"Vi er glade for at spille en afgørende rolle i dette samarbejde til at levere avancerede SOI-færdige løsninger til design-community på et tidspunkt, hvor evnen til at matche performance og kraft, er en voksende bekymring," siger Dr. Chi-Ping Hsu, senior vice president for forskning og udvikling for gennemførelsen gruppe på Cadence. "Som en industri førende inden for kørsel avancerede lav effekt løsninger, gør det muligt at samarbejde med andre ledere i SOI Consortium hurtig indsættelse af omfattende højtydende og energieffektive procesteknologier integreret med industri standard design metoder."

Last Update: 21. October 2011 19:13

Tell Us What You Think

Do you have a review, update or anything you would like to add to this news story?

Leave your feedback
Submit