Freescale Semiconductor erfolgreich gegurtet Out 45-Nanometer-Networking Design-

Published on July 28, 2009 at 9:00 AM

Cadence Design Systems, Inc. (NASDAQ: CDNS) , führender Anbieter von globalen elektronischen Design-Innovationen, gab heute bekannt, dass Freescale Semiconductor hat erfolgreich eine 45-Nanometer-Networking-Design mit dem Cadence "Correct-by-design" Prävention, Analyse, Implementierung abgeklebt An-und Abmeldungen Lösung für eine schnellere, besser vorhersagbare time-to-Volume-Produktion. Der Durchfluss enthält die branchenweit führende Model-Based Design-for-Manufacturing (DFM) Prävention, Analyse und signoff, darunter Cadence Litho Physical Analyzer, Cadence CMP Predictor, Cadence Litho Electrical Analyzer, Cadence QRC Extraktion und modell-basierte Routing-Optimierung mit dem Cadence ® Encounter ® Digital Implementation (EDI) System. Diese nahtlose Methodik, zeigten eine signifikant schnellere Durchlaufzeiten im Vergleich zu herkömmlichen DFM-Lösungen und wurde auf Band aus der Konzeption bis Chartered Semiconductor Manufacturing eingesetzt.

"Für High-Volume-Designs mit Hilfe modernster Verfahren Knoten, wir glauben, es ist ein wichtiger Faktor und Unterscheidungsmerkmal zu Silizium-genaue Analyse und Umsetzung von Yield-kritischen Schritte wie Lithographie und CMP haben", sagte Kyle Patterson, Geschäftsführer von DFM Technologies bei Freescale Semiconductor. "Durch die Integration von Cadence fortschrittliche DFM-Techniken, sowohl physische als auch elektrische, in Umsetzung sind wir in der Lage, genau vorherzusagen, Fertigungsprobleme und verhindern, dass sie auftreten, und mit einer Methodik, die einen Bruchteil der Zeit im Vergleich zum traditionellen DFM-Methoden. Grundsätzlich diesem ermöglicht uns, unsere Time-to-Market und Time-to-volume Anforderungen zu beschleunigen. "

Durch Kooperationen mit führenden Halbleiter-Unternehmen wie Freescale, hat Cadence eine der branchenweit umfassendste DFM Prävention, Analyse und signoff Methoden entwickelt, mit dem Design-Side-Optimierungen, die Herstellung von Risiko zu verringern. Cadence Lösungen nutzen Multi-Core-verteilte Verarbeitung nahtlos Bewältigung der wachsenden Design-Zyklus und Größe der Datenbank erhöht auf 45 - und 32-Nanometer-Prozess Knoten und haben sich nahezu lineare Skalierbarkeit. Darüber hinaus ist Cadence Litho Electrical Analyzer die branchenweit erste elektrische DFM (EDFM)-Lösung in den produktiven Einsatz bei führenden Halbleiter-Unternehmen von 90 Nanometern auf 40 Nanometer, und unterstützt derzeit 32 - und 28-Nanometer-Variabilität-aware Bibliothek Entwicklung.

"Unsere gemeinsame Vision ist es, genau zu modellieren Herstellung Effekte und Anschrift sie während der Design-Phase", sagte Dr. Kuang-Kuo "KK" Lin, Senior Manager der DFM Services bei Chartered. "Durch die Zusammenarbeit mit Cadence zu Silizium-genaue DFM-Modellen für die Analyse und digitale Umsetzung zu entwickeln, haben wir eine DFM Flow mit deutlichen Vorteilen für Freescale, die in kürzeren Zykluszeiten Ergebnisse erzielt."

"Die Design-Komplexität und strengen Produktionsstandards von Budgets bei 45 - und 32-Nanometer erfordern frühen Drei-Wege-Zusammenarbeit zwischen dem Kunden, die Gießerei-und EDA, beginnend in der Bibliothek Niveau", sagte Dave Desharnais, Group Director von Digital Implementation Solutions bei Cadence. "Wir freuen uns, dass unsere Silizium-erprobte Technologie hat Freescale Design Erfolg ermöglichte und freuen uns darauf, ihre weitere Design-Closure Erfolge. Cadence wird weiterhin investieren, um ein führender Anbieter der gesamten Herstellbarkeit-aware Umsetzung fließen werden."

Last Update: 21. October 2011 20:42

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