フリースケールセミコンダクタは、成功45ナノメートルネットワーク設計をテープアウト

Published on July 28, 2009 at 9:00 AM

ケイデンスデザインシステムズ社(NASDAQ:CDNの) 、グローバルな電子設計のイノベーションのリーダーは、本日、フリースケールセミコンダクタが正常にCadence社の"コレクトバイデザイン"予防、分析、インプリメンテーションを使用して、45ナノメートルのネットワーク設計をテープアウトしたことを発表しましたより速く、より予測可能なタイムトゥ量産用とサインオフソリューション。フローは、業界をリードする組み込んでモデルをベースの設計 - 製造のための(DFM)ケイデンスリソPhysical Analyzerは、Cadence社のCMP Predictorは、ケイデンスのリソ電気アナライザ、Cadence社QRC抽出、および付モデルベースの​​ルーティングの最適化を含む予防、解析とサインオフ、ケイデンス®出会い®デジタル実装(EDI)システム。このシームレスな方法論は、伝統的なDFMソリューションに比べて大幅に高速TATを実証し、チ​​ャータードセミコンダクターマニュファクチャリングの設計でテープアウトするために使用されていました。

"最先端のプロセスノードを使用して、量産設計では、我々はそのようなリソグラフィやCMPなどの歩留まりに重要なステップのシリコン精度の解析と実装を持つことが重要なイネーブラと差別化であると信じ、"カイルパター、フリースケールでのDFM技術のマネージャーを言っ​​た半導体。 "Cadence社の高度なDFM技術を組み込むことにより、物理的および電気的には、インプリメンテーションに、我々は正確に製造上の問題を予測し、発生からそれらを防ぐことが可能であり、従来のDFM手法に比べて時間の割合を取る方法論を持つ。基本的に、この我々の市場投入までの時間や量産までの期間の要件を加速することができます。"

そのようなフリースケールのような大手半導体企業とのコラボレーションを通じて、ケイデンスは、製造リスクを軽減する設計側の最適化を可能にする業界で最も完全なDFMの予防、解析とサインオフの方法論の一つを開発しました。増加する設計サイクルとデータベースのサイズをシームレスに対処するためのケイデンスのソリューションを活用し、マルチコア分散処理は45で増加 - と32ナノメートルプロセスノードとほぼリニアなスケーラビリティを提供することが証明されている。さらに、ケイデンスリトグラフ電気アナライザがダウンして40ナノメートルから90ナノメートルから業界をリードする半導体企業が製品化され、業界初の電気的DFM(eDFM)ソリューションであり、現在32を促進している - と28ナノメートルのばらつきを考慮したライブラリの開発。

"我々の集団のビジョンは、正確に製造影響をモデル化し、設計段階でそれらに対処することです"と博士は国光客運 - 郭"KK"林、チャータードでのDFMサービスのシニアマネージャーと述べた。 "分析とデジタルインプリメンテーションのためにシリコン精度のDFMモデルを開発するためにケイデンスと協力することで、我々は、より高速なサイクル時間をもたらすフリースケール、のための明確な利点とDFMフローを作成しました。"

"設計の複雑さと厳しい製造の予算で45 - および32ナノメートルは、顧客との間で早期に三方コラボレーションを必要とする、ファウンドリとEDAは、ライブラリレベルで始まる、"デイブDesharnais、ケイデンスのデジタル実装ソリューションのグループのディレクター言った。 "我々はシリコン実証済みの技術は、フリースケールのデザインの成功を有効にし、その継続的なデザインクロージャの成功を確保することを楽しみにしていることを嬉しく思っています。ケイデンスは全体の製造を考慮したインプリメンテーションフローのリーディングプロバイダーであることに投資を続けていきます。"

Last Update: 14. October 2011 03:18

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