Cadence设计系统公司（纳斯达克股票代码：CDNS） ，在全球设计创新的领导者，今天宣布，它已交付最终结束基于CPF的低功耗和DFM意识的设计，验证，并实施解决方案的半导体调整联华电子代工在其40纳米工艺技术的支持。新的参考设计流程为设计师提供了一个可靠的，联华电子，结合最新的低功耗技术和基于模型的DFM分析和最大功率效率，优质的结果，加速良率和先进节点设计的优化功能验证方法。
“”联华电子的40纳米进程Cadence的方法设计师，以创建低功耗芯片使用一个单一的方法，提供一致的功率意图一直到生产，“说斯蒂芬富，在知识产权发展与联华电子设计支持部主任。 “此外，流支持联华电子40纳米工艺，在降低风险和加快量产时间物理实现与先进的设计侧DFM功能”
联华电子参考流程采用了CPF的遭遇®数字实现（EDI）系统和Cadence低功耗解决方案，目的是在有效利用能源和产量最高，为40纳米片上系统设计。 “Cadence的低功耗解决方案行业的第一个完整的流的集成与Si2的，标准的共同电源格式和功能权力意识在整个所有必要的设计步骤，包括逻辑综合，仿真，测试设计，等价逻辑设计，验证，并实施检查，硅虚拟原型，物理实现和完成签收分析。中央公积金是一个基于Si2批准的行业标准格式，用于指定的节能技术，在设计过程的早期，使低功耗智能的共享和重用。
除了低功耗，联华电子参考流程还采用Encounter数字实现系统的全套铸造认证的综合性和基于模型的DFM功能光刻。这使设计人员能够自信地预防，分析和优化在演唱过程中的物理实现与其他优化的流量，包括时序，信号完整性，面积，功率和产量潜力的DFM热点。
尼廷迪奥，Cadence公司实施产品集团营销总监说：“”Cadence低功耗解决方案是独一无二的，我们的集成DFM技术是必不可少的，以先进的设计方法。我们自豪的是：我们与联华电子的合作提供了强大的40纳米设计流程，提供设计，今天最重要的要求行业。性能，电源效率，生产率，可靠性和卓越的制造“