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La Cadencia Entrega Funcionamiento y la Integración para los Diseños De gama alta del SoC Ejecutados en los Procesos Avanzados de TSMC

Published on September 29, 2009 at 7:46 PM

Cadence Design Systems, Inc. (NASDAQ: CDNS), el arranque de cinta en la innovación electrónica global del diseño, anunciada hoy que el Sistema Físico de la Verificación de la Cadencia ha adoptado los nuevos formatos físicos interoperables de la verificación para 40 diseños del nanómetro, consistiendo en el iDRC para controlar de la regla del diseño y el iLVS para saber si hay plan comparado con controlar esquemático, se convirtió por la Compañía de Fabricación del Semiconductor de Taiwán (TSMC). Soporte de la Cadencia de estas nuevas estructuras de los formatos de TSMC sobre el soporte Parásito previamente anunciado de la Extracción de la Cadencia QRC para el formato de archivo del iRCX. Esta combinación de la verificación física y de las capacidades parásitas de la extracción y del análisis asegura la disponibilidad continuada de los datos exactos y constantes de la fabricación para aumentar el rendimiento del silicio para los clientes de la Cadencia que usan procesos del nanómetro de TSMC.

Los formatos del iDRC y del iLVS facilitan las capacidades avanzadas de la extracción de la regla y del dispositivo del diseño necesarias asegurar la integridad de los diseños ejecutados en los procesos avance de TSMC. Usando norma común un formato asegura exactitud y la presentación constante de resultados sin importar la solución física de la verificación que cada cliente elige.

La “Cadencia y TSMC han colaborado en iDRC, iLVS e iRCX para asegurarse de que los utilizadores del Sistema Físico de la Verificación de la Cadencia y de la Extracción Parásita de QRC tienen acceso oportuno a las comprobaciones para silicio-exactas procesos de hoy del nanómetro, y las generaciones de proceso más allá,” dijo a Tom Quan, vicedirector del márketing del servicio de diseño en TSMC. “Los nuevos formatos de datos unificados son parte de la Innovación Abierta Platform™ de TSMC que proporciona a proyectistas la capacidad de seleccionar las herramientas de la mejor-en-clase EDA para corresponder con sus necesidades del diseño y para mejorar la exactitud del diseño del éxito del silicio de la primera vez.”

La “Adopción de la nueva cubierta de la regla del iDRC y del iLVS de TSMC formata toma las capacidades avanzadas del Sistema Físico de la Verificación de la Cadencia más cercano a la fuente de los datos de proceso,” dijo al Dr. Rachid Salik, vicepresidente de la investigación y desarrollo para el grupo de la verificación en la Cadencia. “Esta combinación se asegura de que poder entregar resultados exactos con un tiempo de vuelta rápido. Nos sentimos confiados que el fortalecer continuado de nuestro lazo con TSMC traerá beneficios reales, valor, y la opción a nuestros clientes mutuos.”

La adición del soporte del iDRC y del iLVS en el Sistema Físico de la Verificación de la Cadencia, y el soporte del iRCX en tecnología de la extracción de la Cadencia QRC, provee de la integración completa la Cadencia digital y crea flujos, y por lo tanto proporcionar para requisitos particulares a delantero--detrás a diseño y a flujo de aprobación de un único vendedor de EDA. El producto facilita “una herramienta, un modelo de una cubierta” para digital y lo crea para requisitos particulares que disminuya gastos fijos del soporte.

Last Update: 13. January 2012 15:41

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