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ケイデンスは、高度なTSMCのプロセスで実装ハイエンドSoC設計のためのパフォーマンスと統合を実現

Published on September 29, 2009 at 7:46 PM

ケイデンスデザインシステムズ社(NASDAQ:CDNの) 、グローバルな電子設計のイノベーションのリーダーは、Cadence社のフィジカルベリフィケーションシステムは、新しい相互運用可能な物理検証チェックのデザインルールにIDRCで構成される40ナノメートル設計のためのフォーマット、およびを採用したことを発表しました台湾セミコンダクターマニュファクチャリングカンパニー(TSMC)が開発したレイアウト対回路図チェックのためにiLVS、。これらの新しいTSMCフォーマットのケイデンスのサポートは、IRCXのファイル形式のため、以前に発表されたケイデンスのQRC寄生素子抽出のサポート上に構築されています。物理検証および寄生素子抽出および解析機能のこの組み合わせは、TSMCナノメートルプロセスを使用してCadence社の顧客のためのシリコンの歩留まりを高めるために、正確で一貫した製造データの継続的な可用性を保証します。

IDRCとiLVSフォーマットは、TSMCの最先端プロセスでの実装設計の整合性を確保するために必要な高度な設計ルールとデバイス抽出機能を促進する。一般的なルールの形式を使用すると、関係なく、各顧客が選択する物理的な検証ソリューションの精度と結果の一貫性のあるプレゼンテーションを実現します。

"ケイデンスとTSMCは、ケイデンスの物理検証システムとQRC寄生素子抽出のユーザーがタイムリーに今日のナノメートルプロセスのシリコン精度のチェックへのアクセス、およびそれ以降のプロセス世代を持っていることを保証するためにIDRC、iLVSとIRCXで協力して、"トムQuan氏は、 TSMC社の設計サービスのマーケティングの副所長。 "新しい統一されたデータの形式は、設計者がデザインのニーズにマッチし、初めてシリコンの成功のための設計精度を向上させるためにクラス最高のEDAツールを選択する機能を提供するTSMCのオープンイノベーションプラットフォーム™の一部です。"

"新しいTSMC IDRCとiLVSルールデッキのフォーマットを採用すると、プロセスのデータのソースにCadence社の物理検証システムの高度な機能が近づくかかる、"博士Rachid Salik、ケイデンスにおいて検証グループの研究開発担当副社長は語った。 "この組み合わせは、我々は急速なターンアラウンドタイムと正確な結果を提供できるようになります。私たちは、TSMCとの協力関係の継続的な強化は双方のお客様に真のメリット、価値、および選択肢をもたらすと確信しています。"

ケイデンスQRC抽出技術でケイデンス物理検証システムのIDRCとiLVSサポートの追加、およびIRCXのサポート、ケイデンスデジタルおよびカスタム設計フローとの完全な統合が実現されているので、単一のフロントツーバックのデザインとサインオフフローを提供EDAベンダー。製品は、サポートのオーバーヘッドを最小限に抑えるデジタルとカスタム設計のための"一つのツール、一つのデッキ"のモデルを容易にします。

Last Update: 3. October 2011 22:02

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