SMIC adopta soluciones de cadencia para predecir la tensión y la variabilidad en el rendimiento litográfico de 65 - y 45-nm Diseños Semiconductor

Published on October 19, 2009 at 4:18 AM

Cadence Design Systems, Inc. (NASDAQ: CDN), el líder mundial en innovación de diseño electrónico, anunció hoy que Semiconductor Manufacturing International Corporation ("SMIC"; NYSE: SMI y SEHK: 0981.HK) ha adoptado la cadencia (R) Litho física analizador y cadencia Analizador de Litho eléctrica para predecir con mayor precisión el impacto del estrés y la variabilidad litográfica sobre el desempeño de 65 - y 45 nanómetros de diseños de semiconductores. La cadencia Analizador de Litho eléctrica - la industria de semiconductores es la primera solución DFM eléctrica en la producción de las empresas de semiconductores de 90 nanómetros a 40 nanómetros - en combinación con la cadencia Litho Analizador de física para crear un flujo que predijo con exactitud los resultados finales de silicio.

Anteriormente, el comportamiento eléctrico de las células individuales y las bibliotecas podrían ser pre-caracterizada en un contexto único que podría aplicarse de forma coherente a un determinado diseño basado en la tecnología de proceso específicas. A los 65 nanómetros y más adelante, cada colocación de una célula crea su propio conjunto de variabilidad física y eléctrica en relación con sus células vecinas o de los alrededores. Esta "variabilidad depende del contexto" se está convirtiendo en un tema crítico, que puede causar que el chip no. Cadencia Encuentro (R) Sistema de Ejecución Digital (EDI) se integra perfectamente tanto en el Analizador de Litho física y el Analizador de Litho eléctricos para rigurosa dependiente del contexto visto bueno física y eléctrica de las células antes de la implementación de chip completo. Aprovecha el flujo de diseño basado en modelos físicos y eléctricos para la fabricación (DFM) tecnologías para mejorar la calidad y fiabilidad de las bibliotecas de células estándar, de propiedad intelectual (IP) núcleos, y el chip completo para aumentar la producción manufacturera total en fichas.

"La necesidad de hacer frente a las variaciones físicas y eléctricas de 65 y 45 nanómetros requiere un enfoque integral que comienza a nivel celular y considera que todo el contexto del diseño", dijo Max Liu, Vicepresidente de Diseño de SMIC Centro de Servicios. "Con el flujo de DFM cadencia, se podría analizar la célula y la variabilidad de IP y con precisión el modelo de su desempeño en el silicio real. Al caracterizar y reducir la variabilidad, nuestros clientes serán capaces de reducir la protección de bandas y para producir silicio de calidad superior. La solución también permite una escalabilidad casi lineal, lo cual es necesario para una completa ficha de verificación de flujo eléctrico DFM. "

La cadencia ha desarrollado uno de prevención de la industria DFM más completo de diseño lado, el análisis y metodologías de visto bueno, incluyendo optimizaciones parte de diseño con sistema de ejecución Encuentro Digital. También es utilizado para el modelado de la variabilidad de los 32 - y las bibliotecas de 28 nanómetros. "Depende del contexto rápido y preciso modelado de la variabilidad de las células, tanto para efectos de la litografía y el estrés es clave para la implementación de producción digna de los diseños de 65 nanómetros y más adelante," dijo el Dr. Chi-Ping Hsu, vicepresidente senior de investigación y desarrollo para la aplicación grupo en la cadencia. "Son varios los éxitos de silicio primera ya han demostrado el valor de las herramientas de análisis para los diseños de DFM semiconductores de alto volumen."

Last Update: 13. October 2011 18:04

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