SMIC Adotta Soluzioni Cadence per predire stress e variabilità litografica sulle prestazioni di 65 - e 45-nm Designs Semiconductor

Published on October 19, 2009 at 4:18 AM

Cadence Design Systems, Inc. (NASDAQ: CDN), il leader mondiale in innovazione progettazione elettronica, ha annunciato oggi che Semiconductor Manufacturing International Corporation ("SMIC"; NYSE: SMI e SEHK: 0981.HK) ha adottato Cadence (R) Litho fisico Analyzer e Cadence Analyzer Litho elettrici per prevedere più accuratamente l'impatto dello stress e della variabilità litografica sulle prestazioni di 65 - e 45 nanometri disegni dei semiconduttori. L'analizzatore di Cadence Litho elettrica - la prima soluzione del settore dei semiconduttori, DFM elettrica in produzione presso aziende di semiconduttori da 90 nanometri a 40 nanometri - combinato con la cadenza Analyzer Litho fisico per creare un flusso che previsto con precisione i risultati finali del silicio.

In precedenza, il comportamento elettrico delle singole cellule e biblioteche potrebbe essere pre-caratterizzato in un unico contesto che potrebbero essere applicati in modo coerente ad un disegno dato basato sulla tecnologia di processo mirati. A 65 nanometri e al di sotto, ogni posizionamento di una cellula crea una propria serie di variabilità fisiche ed elettriche rispetto al suo cellule vicine o dintorni. Questo "variabilità dipendente dal contesto" sta emergendo come un problema critico, che può causare il chip a fallire. Cadenza Encounter (R) Sistema di attuazione digitale (EDI) sistema si integra perfettamente sia l'analizzatore di Fisica Litho e Analyzer Litho elettrico di un rigoroso contesto-dipendente signoff fisiche ed elettriche delle cellule prima del chip completo. Il flusso sfrutta progettazione model-based fisiche ed elettriche per la produzione (DFM) tecnologie per migliorare la qualità e l'affidabilità delle librerie di celle standard, proprietà intellettuale (IP) core, e pieno di chip per aumentare la resa di produzione di chip completo.

"La necessità di variazione indirizzo fisico ed elettrico a 65 e 45 nanometri richiede un approccio olistico che inizia a livello cellulare e considera l'intero contesto del design", ha detto Max Liu, VP of Design SMIC Centro Servizi. "Con il flusso DFM Cadence, abbiamo potuto analizzare cellulare e variabilità IP e preciso modello le loro prestazioni in silicio reale. Caratterizzando e riducendo la variabilità, i nostri clienti saranno in grado di ridurre il guard-strisce e per la produzione di silicio di qualità superiore. La soluzione anche consente una scalabilità quasi lineare, che è necessario per un full-chip di flusso elettrico verifica DFM ".

Cadence ha sviluppato uno dei più completa del settore prevenzione DFM lato progettazione, l'analisi e metodologie signoff, compresa la progettazione lato ottimizzazioni con sistema di attuazione Incontro Digitale. E 'anche utilizzato per la modellazione della variabilità di 32 - e 28 nanometri biblioteche. "Veloce, preciso contesto-dipendente modellazione variabilità delle cellule sia per gli effetti litografia e lo stress è la chiave per implementare la produzione degno di design a 65 nanometri e al di sotto", ha detto il Dott. Hsu Chi-ping, vice presidente senior di ricerca e sviluppo per l'attuazione gruppo a cadenza. "Numerosi successi primo silicio hanno già dimostrato il valore di strumenti di analisi DFM per elevati volumi di disegni dei semiconduttori."

Last Update: 6. October 2011 13:30

Tell Us What You Think

Do you have a review, update or anything you would like to add to this news story?

Leave your feedback
Submit