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SMIC Adota Solutions Cadence para prever a tensão e Variabilidade litografia sobre o desempenho de 65 - e modelos de 45 nm Semiconductor

Published on October 19, 2009 at 4:18 AM

Cadence Design de Systems, Inc. (NASDAQ: CDNS), líder em inovação de design eletrônico global, anunciou hoje que Semiconductor Manufacturing International Corporation ("SMIC"; NYSE: SMI e SEHK: 0981.HK) adotou Cadence (R) Litho Física analisador e Analyzer Litho Elétrica Cadence para prever com mais precisão o impacto do estresse e da variabilidade litográfica sobre o desempenho de 65 - e os projetos de semicondutores de 45 nanômetros. O Analisador de Litho Cadence Elétrica - solução da indústria de semicondutores do DFM primeiro elétrica na produção em empresas líderes de semicondutores de 90 nanômetros para 40 nanômetros - combinada com a Cadence Analyzer Física Litho para criar um fluxo que previu com precisão os resultados de silício final.

Anteriormente, o comportamento elétrico de células individuais e bibliotecas podem ser pré-caracterizados em um único contexto que poderiam ser aplicados de forma consistente a um projeto dado com base na tecnologia de processo-alvo. Em 65 nanômetros e abaixo, cada colocação de uma célula cria seu próprio conjunto de variabilidades físicas e elétricas em relação a suas células vizinhas ou arredores. Este "variabilidade dependente do contexto" está a emergir como uma questão crítica, que pode causar o chip para falhar. Cadence Encounter (R) Sistema de Execução Digital (EDI) Sistema integra tanto o Analyzer Litho Física e Litho Analyzer elétrica para signoff dependente do contexto rigoroso físicas e elétricas das células antes da implementação de chips completo. O fluxo utiliza modelo de design baseado em física e elétrica para manufatura (DFM) tecnologias para melhorar a qualidade e confiabilidade de bibliotecas de células standard, de propriedade intelectual (IP) núcleos, e chip completo para aumentar o rendimento de fabricação em chips completo.

"A necessidade de abordar variação física e elétrica a 65 e 45 nanômetros requer uma abordagem holística, que começa no nível celular e considera todo o contexto do projeto", disse Max Liu, vice-presidente da SMIC Centro de Serviços de Design. "Com o fluxo DFM Cadence, poderíamos analisar a variabilidade celular e IP e modelar com precisão o seu desempenho em silício real. Ao caracterizar e reduzir a variabilidade, nossos clientes serão capazes de reduzir o guarda-banding e produzir silício de qualidade superior. A solução também permite escalabilidade quase linear, o que é necessário para um fluxo verificação completa-chip elétrica DFM. "

Cadence desenvolveu uma da indústria mais completa prevenção DFM concepção lado, análises e metodologias signoff, incluindo a concepção lado otimizações com Encounter Sistema de Execução Digital. Também está sendo utilizado para a modelagem de variabilidade de 32 - e 28 nanômetros de bibliotecas. "Dependente do contexto, rápida e precisa modelagem de variabilidade de células para efeitos tanto de litografia e estresse é a chave para implementar a produção digna de projetos em 65 nanômetros e baixo", disse o Dr. Chi-Ping Hsu, vice-presidente sênior de pesquisa e desenvolvimento para a Implementação Grupo da Cadence. "Vários sucessos de silício primeiro já provaram o valor de ferramentas de análise DFM para projetos de alto volume de semicondutores."

Last Update: 6. October 2011 12:35

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