Posted in | Nanoelectronics

Transistor Buller Modell Förbättrar Förutsägelse Noggrannhet, stöder en fortsatt Device Skalning

Published on October 26, 2009 at 9:44 PM

Forskare från SEMATECH s Processer Front End (FEP) Programmet har utvecklat en omfattande modell transistor buller kan utvinna defekt egenskaper från låg uppgifter frekvens brus i avancerade transistorer gate stack med både konventionella och nya dielektrika. Den föreslagna modellen är ett viktigt steg mot att identifiera och minimera defekter för att stödja offensiva enhet skalning. SEMATECH resultat presenterades vid IEEE Integrated Tillförlitlighet Workshop (IRW) torsdagen den 22 oktober i Lake Tahoe, Kalifornien.

Lågfrekvent buller - slumpmässiga variationer i enhetens ström - är ett växande problem i utförandet av integrerade CMOS-kretsar, särskilt som branschen fortsätter obevekliga enhet skalning och nya material införs. Roten till "brus" är elektroner hoppar från underlaget upp i en defekt i dielektriska och tillbaka. Den konventionella modellen för lågfrekvent buller, som var acceptabel upp till senaste tekniknoder, inte fungerar bra nu, vilket påpekats av NIST forskare tidigare i år (ref = IEEE Spectrum Aug 2009 Vol 46, sid 16) - modellen prognos för bärare fånga priser är avstängd med 1000x eller mer. För att lösa detta har SEMATECH är FEP forskare som är anställda begreppet "lattice avkoppling" runt ett fel, när felet fällorna en laddning (elektron), den närliggande atomkärnor "känna" sin Coulomb potential och flytta sin position något för att anpassa denna extra kraft & ndash det vill säga de "slappna av" runt felet. Detta avkoppling kräver en ändlig mängd energi, som uppgår till en barriär som saktar ned bildfrekvensen.

Användningen av buller karaktärisering är av särskilt intresse för tillförlitligheten gemenskapen, där den har blivit en värdefull diagnostisk teknik i utvecklingen av halvledarmaterial och enheter. "För att optimera buller i olika tillämpningar, vi måste kunna korrekt simulera processer som ansvarar för buller", säger Gennadi Bersuker, projektledare för elektrisk karakterisering och pålitlighet till SEMATECH. "Med den föreslagna modellen har tillförlitligheten gemenskapen nu ett sätt att identifiera den atomära strukturen av de fel, så att feedback till processen och grupper integreras för att underlätta minskning och eliminering av defekter."

Michael Sur, den Patricia W. och C. Sheldon professor i fasta tillståndets elektronik vid Rensselaer Polytechnic Institute, sade att mekanismen för strukturella uppmjukning av fällor i MOSFET upptäcktes av SEMATECH grupp är nyckeln till att förstå och minimera buller och därmed är av yttersta vikt för skalning avancerade enhet strukturer. "Den SEMATECH arbete förklarar flera tiopotenser skillnad mellan äldre, så kallade, tunneldrivning modeller och buller mätt i avancerade CMOS med ultratunna oxid skikt", säger professor Sur.

I samarbete med medlemsföretagen, universitet, nationella laboratorier, och partners leverantör, är kärnan tekniska team av SEMATECH s FEP programmet utvecklas ständigt innovativa metoder för att utvidga high-k dielektrika, metall grindar, höga kanaler rörlighet och avancerad teknik minne.

Om SEMATECH:

I över 20 år har SEMATECH ® (www.sematech.org) som global riktning, aktiverad flexibelt samarbete och överbryggas strategiska FoU till tillverkning. Idag fortsätter vi att skynda på nästa tekniska revolutionen med våra nanoelektronik och nya partners teknik.

Last Update: 6. October 2011 13:42

Tell Us What You Think

Do you have a review, update or anything you would like to add to this news story?

Leave your feedback
Submit