Validierter Fluss für Schnelle Reduzierung in der Varianten-Gefahr in den Nm-Auslegungen auf Transistor-Niveau

Published on January 26, 2010 at 6:32 PM

Berkeley Design Automation, Inc., Anbieter des Analogen FastSPICE™ vereinheitlichte Schaltungsüberprüfungsplattform (AFS-Plattform), und Solido-Entwurfsautomatisierung, kündigte Anbieter des Varianten-Designers, heute einen validierten Fluss für schnelle Reduzierung in der Variantengefahr in den nmauslegungen auf dem Transistorniveau an. Getrieben durch Nachfrage durch einen führenden fabless Halbleiteranbieter, haben die Firmen eine Lösung geprüft, in der Varianten-Designer die AFS-Plattform verwendet. Das Ergebnis ist Variantenanalysefähigkeiten, die Designer aktivieren, Variantengefahr schnell zu verringern.

Die Analoge FastSPICE-Plattform (AFS-Plattform) ist die Schaltungs-Überprüfungsplattform der Industrie einzige vereinheitlichte für Entsprechung, mehrdeutiges Zeichen und HF-Auslegung. Sie entbindet immer genaue Ergebnisse des wahren GEWÜRZS, bei der Lieferung der höheren Leistung 5x-20x als die traditionelle GEWÜRZ-, Millionelement>10 Kapazität und die Einheitsgeräuschanalyse der Industrie einzige umfassende. Die AFS-Plattform ist ein einzelnes ausführbares, das hoch entwickelte Algorithmen und Ziffernwertung verwendet, um die Vollschaltung Grundmasse und ursprünglichen die Einheitsgleichungen ohne irgendwelche Abkürzungen schnell zu lösen. Die AFS-Plattform umfaßt Lizenzen Analyse für AFS-Nano-GEWÜRZ-Simulations-, AFS-Schaltungssimulation, AFS-Mit-Simulation, Vorübergehende Geräusche AFS und AFS HF-Analyse.

„Die Ertragverluste wegen der Prozessveränderung der nmentsprechung, des mehrdeutigen Zeichens und DER HF-Auslegungen Schnell zu beseitigen ist eine Schlüsselanforderung für Großseriennm IS,“ sagte Ravi Subramanian, Präsident und Vorstandsvorsitzende der Berkeley-Entwurfsautomatisierung. „Die ausgezeichneten Ergebnisse von der nachgewiesenen Solido-Varianten-Designerintegration mit der Plattform der Berkeley-Entwurfsautomatisierungs-AFS liefern unsere gegenseitigen Abnehmer eine dramatische Zunahme in der Produktivität und konstruieren Umlaufszeit.“

Variante Designer, zusammen mit Solidos Ecke PVT (Prozess, Spannung, Temperatur), Statistische und Näherungsanwendungspakete kann ausgefahren werden, damit Transistorstufenauslegung die globalen, lokalen, Umwelt- und Näherung in Verbindung gestandenen Varianteneffekte erklärt. Der Nutzen dieser Lösungen ist verbesserte Auslegungen und verringerte Variantengefahr in weniger Zeit. Variante Designer ist über der Transistorstufen-Auslegungsschleife - von den PVT-Eckensimulationen zur statistischen Analyse gewohnt - Nichtübereinstimmungseffekte oder -ertrag zu bestimmen.

„Varianten-Designer stellt ein ersteigbares zur Verfügung und dehnbare Lösung für das Lösen von den Problemen erstellt durch Prozessvariante in den nmauslegungen auf dem Transistorniveau,“ sagte Amit Gupta, Präsident und Vorstandsvorsitzende der Solido-Entwurfsautomatisierung. „, Wenn wir die AFS-Plattform als der Simulationsmotor im Varianten-Designer verwenden, sind wir in der Lage, eine schnelle Variantenanalyse zu entbinden und Fähigkeit zu regeln. Unsere gegenseitigen Abnehmer profitieren direkt von der Leistungsverbesserung des kombinierten Flusses.“

Last Update: 13. January 2012 07:43

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