Integrierte Anflüge an Technologie des CMOS-Logik-und -Größtintegrierten Speicherbauelements und Herstellung 3D TSV

Published on April 28, 2010 at 8:03 PM

Zu die historische Tendenz der Industrie der Leistungsskalierung fortsetzen, berichteten SEMATECH-Experten über integrierte Anflüge zur Technologie des CMOS-Logik- und -größtintegrierten Speicherbauelements und Herstellung 3D TSV (durch Silikon über) am Internationalen Symposium auf VLSI-Technologie, Anlage und Anwendungen (VLSI-TSA) am 26.-28. April 2010.

In einer Reihe von acht Forschungsarbeiten sprach ein internationales Team von SEMATECH-Forschern die verschiedenen Herausforderungen an und Prozesslösungen für das Ausdehnen brachten Speicher- und Logiktechnologien voran. Die Papiere, ausgewählt von den Hunderten von den Unterordnungen, umrissen führende Forschung in den Bereichen wie hoch--K/Metalltormaterialien, Flash-Speicher und planaren und nicht planaren CMOS-Technologien.

„Die Prozesse, Materialien und Einheitszellen, die nächste Generationen von Technologien von CMOS und von nicht-CMOS definieren und wie sie, wenn sie als Block kombiniert werden arbeiten, von der kritischen Bedeutung sind, zum von Funktionalität und von Leistung in den zukünftigen Generationen von Einheiten zu erhöhen,“ sagte Jammy Raj, Vizepräsidenten von Materialien und von Auftauchenden Technologien. „Die Forschung, die an VLSI-TSA dargestellt wurde, zeigt Führung und innovatives Denken SEMATECHS in den neuen Materialien, in den Prozessen und in den Konzepten, die CMOS-Skalierung aktivieren und ebnen die Methode für auftauchende Technologien.“

In einer möglicherweise Industrie-ändernden Technologie beschrieb Sitaram Arkalgud, Direktor des 3D-Verbindungsprogramms SEMATECHS, einen über-mittleren Anflug zu TSV-Technologie auf einer 300 mm-Plattform. Arkalgud behandelte Verfahrensentwicklung, Blockintegration und die Gesamt-manufacturability Aussicht für über-mittleres TSV, einen vorgelagerten Prozess, der eine Reduzierung in der Verbindungslänge sowie eine Zunahme der Bandweite zwischen den gestapelten Chips, mit dem Ergebnis der niedrigeren Leistung, höhere Leistung erlaubt und Einheitsdichte erhöhte.

Zusätzlich berichteten SEMATECH-vorgelagerte Prozesstechnologen über technische Fortschritte in den folgenden Bereichen:

  • Erforschende alternative hoch--K Dielektrika, zum Herausforderungen der Tor-ersten und Tor-letzten Technologie für den 28 nm Knotenpunkt herein zu adressieren und jenseits. SEMATECH berichtete über eine höhere Leistung in ein Silikongermanium (SiGe) P-Kanal MOSFETs (pFET) als integriert in ein einzelnes Metallzweikanaltor CMOS. In einem Tor-letzten Anflug zeigten SEMATECH-Ergebnisse einen Prozess der niedrigen Temperatur, der das CMOS-Spannungsziel für den N-Kanal und den P-Kanal erzielt, die für 20 nm die Generation geeignet sind.
  • , dass die extrem Hochenergie und die Ortsauflösung des Synchrotons Fotoemissionsspektroskopie (XPS) und Röntgen erweiterte Röntgenstrahlabsorptionsfeinstruktur (EXAFS) die Techniken Bestimmend, die an hoch entwickelten hafnium-basierten dielektrischen Filmanlagen angewendet werden, haben die subtilen und beträchtlichen chemischen Zustands- und Kristallphasenübergänge aufgedeckt, die die Vorrichtungen verursachen, die für verbesserte Einheitsleistung verantwortlich sind.
  • Vakuumultraviolettes Reflexionsvermögen (VuV) als Inline-Metrologielösung für die Charakterisierung von mit einer Kappe bedeckenden Schichten Al2O3 und La2O3 Unternm auf hoch entwickelten hoch--K Filmstapeln Kennzeichnen.
  • Erforschung das Versprechen von FinFETs als Kandidaten für fortfahrende Transistorskalierung, selbst wenn das Messen dieser Einheiten Herausforderungen, besonders für das Verständnis der dielektrischen Schnittstelle darstellt, da das Sigehäuse auf diesen Einheiten nicht für das Prüfen erhältlich ist. Indem es von einem Transistor zu einer mit einem Gatter versehenen Diode änderte, bestimmte SEMATECH, dass dieses Problem vermiedene und robuste, aussagefähige Maße sein kann kann erreicht werden.
  • Eine gründliche Studie von TANOS-Zellen Leiten, die Unterschiede markierten bezüglich, wie der Abbau des Programms, das Löschen und die Speichermodi durch verschiedene Vorrichtungen beherrscht werden.
  • Durch eine systematische Bewertung der thermischen Budgetabhängigkeit der Zelle und des Eigentums von III-V MOSFETs, tempert-ein das Demonstrieren des verringerten externen Widerstands mit Laser kritischen Baustein für die Gradeinteilung von III-V MOSFETs.
  • Beschreibung von den experimentellen Beobachtungen eines belasteten SiGe-Quantums-Vertiefung (QW) pMOSFET, zeigend, dass es ein viel versprechender Kandidat für CMOS-Technologie bei 22 nm dem Knotenpunkt und jenseits ist.
  • Die Notwendigkeit der zweiachsigen Spannungstechnik Markieren, um die Leistung von FinFETs durch die Verringerung des parasitären Widerstands als die Industrieschuppen hinter dem 22 nm Knotenpunkt aufzuladen.

Das Internationale Symposium auf VLSI-Technologie, Anlagen und Anwendungen (VLSI-TSA) wird durch das Institut von Elektrischem und von Elektroingenieuren oder IEEE, ein führender Berufsverband für die Förderung der Technologie in Verbindung mit Taiwans Industrietechnik-Forschungsinstitut gefördert (ITRI). VLSI-TSA ist eine vielen Gebrauches der Industrieforen SEMATECH, mit Wissenschaftlern und Ingenieuren von den Gesellschaften zusammenzuarbeiten, der Universitäten und anderer Forschungsinstitutionen, viele von, sind wem Forschungspartner.

Last Update: 12. January 2012 08:43

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