Aproximaciones Integradas a la Tecnología del Dispositivo de la Lógica y de Memoria del CMOS y a la Fabricación de 3D TSV

Published on April 28, 2010 at 8:03 PM

Para continuar la tendencia histórica de la industria de la graduación a escala del funcionamiento, los expertos de SEMATECH señalaron sobre aproximaciones integradas a la tecnología del dispositivo de la lógica y de memoria del CMOS y la fabricación de 3D TSV (a través del silicio vía) en el Simposio Internacional sobre la Tecnología del VLSI, el Sistema y las Aplicaciones (VLSI-TSA) el 26-28 de abril de 2010.

En una serie de ocho trabajos de investigación, las personas internacionales de los investigadores de SEMATECH dirigieron los diversos retos y las soluciones de proceso para extender avance tecnologías de la memoria y de la lógica. Los papeles, seleccionados de centenares de presentaciones, contornearon la investigación marginal en áreas tales como materiales altos-k/del metal de entrada, memoria Flash, y tecnologías planares y no planares del CMOS.

“Los procesos, materiales, y estructuras del dispositivo que definirán las generaciones siguientes las tecnologías de CMOS y no-CMOS, y cómo funcionan cuando están combinadas como módulo, son de la importancia crítica para aumentar funciones y funcionamiento en futuras generaciones de dispositivos,” dijo Raj Jammy, al vicepresidente de Materiales y de Tecnologías Emergentes. “La investigación que fue presentada en VLSI-TSA demuestra el liderazgo y el pensamiento innovador de SEMATECH en los nuevos materiales, procesos y conceptos que activan la graduación a escala del CMOS y pavimentan la manera para las tecnologías emergentes.”

En una tecnología potencialmente industria-cambiante, Sitaram Arkalgud, director del programa de la Interconexión del 3D de SEMATECH, describió una vía-mediados de aproximación a la tecnología de TSV en una plataforma de 300 milímetros. Arkalgud discutió el revelado de proceso, la integración y la perspectiva total para vía-mediados de TSV, un proceso frontal del módulo del manufacturability que permite una reducción en la longitud de la interconexión así como un aumento en anchura de banda entre las virutas empiladas, dando por resultado una potencia más inferior, un rendimiento más alto, y aumentó densidad del dispositivo.

Además, los tecnólogos de proceso frontales de SEMATECH señalaron avances técnicos en las áreas siguientes:

  • Altos-k dieléctricos alternativos de Exploración para dirigir la entrada-primera de los retos hacia adentro y entrada-pasada tecnología para el nodo de 28 nanómetro y más allá. SEMATECH señaló un rendimiento más alto en los MOSFETs del silicio (SiGe) de un P-Canal del germanio (pFET) cuando estaba integrado en una única entrada en doble canal CMOS del metal. En una aproximación entrada-pasada, los resultados de SEMATECH mostraron un proceso de la baja temperatura que logra la meta del voltaje del CMOS para el Canal N y el canal de P convenientes para la generación de 20 nanómetro.
  • Determinando que la energía extremadamente alta y la resolución espacial del sincrotrón Radiografían la espectroscopia de la fotoemisión (XPS) y la estructura fina de la amortiguación extendida de la Radiografía (EXAFS) las técnicas aplicadas a los sistemas dieléctricos hafnio-basados avanzados de la película han revelado las transiciones de fase químicas sutiles e importantes del estado y del cristal que dan lugar a los mecanismos responsables de funcionamiento mejorado del dispositivo.
  • Determinando la reflectividad ultravioleta (VuV) del vacío como solución en línea de la metrología para caracterizar las capas que capsulan Al2O3 y La2O3 de sub-nanómetro en altas-k pilas avanzadas de la película.
  • Explorando la promesa de FinFETs como candidatos a la graduación a escala del transistor que continúa, aunque la medición de estos dispositivos presenta retos, determinado para entender el interfaz dieléctrico, puesto que el cuerpo del Si en estos dispositivos no está disponible para sondar. Cambiando de un transistor a un diodo bloqueado, SEMATECH determinó que este problema puede ser mediciones evitadas y robustas, significativas puede ser obtenido.
  • Conducto un estudio completo de las estructuras de TANOS que destacaron diferencias en cómo la degradación del programa, el borrado, y los modos de la retención son dominados por diversos mecanismos.
  • Con una evaluación sistemática de la dependencia térmica del presupuesto de la estructura y de la propiedad de los MOSFETs de III-V, la demostración de resistencia externa reducida con el laser destempla-uno el bloque hueco crítico para escalar los MOSFETs de III-V.
  • Descripción de las observaciones experimentales de un pMOSFET esforzado del receptor de papel del quantum (QW) de SiGe, mostrando que es un candidato prometedor a tecnología del CMOS en el nodo de 22 nanómetro y más allá.
  • Destacando la necesidad de la ingeniería biaxial de la deformación para reforzar el funcionamiento de FinFETs con reducir resistencia parásita como las escalas de la industria más allá del nodo de 22 nanómetro.

El Simposio Internacional sobre la Tecnología del VLSI, los Sistemas y las Aplicaciones (VLSI-TSA) es patrocinado por el Instituto de los Ingenieros Electrónicos Eléctricos y, O IEEE, una asociación profesional de cabeza para el adelanto de la tecnología en asociación con el Instituto de Investigación de la Tecnología Industrial de Taiwán (ITRI). VLSI-TSA es una de muchas aplicaciones de los foros SEMATECH de la industria de colaborar con los científicos y los representantes técnicos de las corporaciones, de las universidades y de otras instituciones de investigación, muchos de los cuales son socios de la investigación.

Last Update: 12. January 2012 09:00

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