Élans Intégrés à la Technologie de Bloc De Mémoires de Logique et de CMOS et à la Fabrication de 3D TSV

Published on April 28, 2010 at 8:03 PM

Pour continuer la tendance historique de l'industrie de la graduation de performance, les experts en matière de SEMATECH ont rendu compte aux élans intégrés à la technologie de bloc de mémoires de logique et de CMOS et à la fabrication de 3D TSV (par le silicium par l'intermédiaire de) au Colloque International sur la Technologie d'ITGE, le Système et les Applications (VLSI-TSA) les 26-28 avril 2010.

Dans une série de huit rapports de recherche, une équipe internationale des chercheurs de SEMATECH a relevé les défis variés et les solutions de processus pour étendre ont avancé des technologies de mémoire et de logique. Les papiers, choisis parmi des centaines de présentations, ont donné la recherche de pointe dans les zones telles que des matériaux de grille de haut-k/en métal, la mémoire flash, et des technologies planaires et non plan de CMOS.

« Les procédés, matériaux, et structures de dispositif qui définiront de prochains rétablissements les technologies de CMOS et non-CMOS, et comment ils fonctionnent une fois combinés comme module, sont d'importance critique pour augmenter la fonctionnalité et la performance dans les générations futures de dispositifs, » a dit Raj Poisseux, vice président des Matériaux et Technologies Émergentes. « La recherche qui a été présentée à VLSI-TSA explique le commandement et penser novateur de SEMATECH dans les matériaux, les procédés et les concepts neufs qui activent la graduation de CMOS et préparent le terrain pour des technologies émergentes. »

En une technologie potentiellement industrie-changeante, Sitaram Arkalgud, directeur du programme d'Interconnexion du 3D de SEMATECH, a décrit un par l'intermédiaire-mi élan à la technologie de TSV sur une plate-forme de 300 millimètres. Arkalgud a discuté le développement de processus, l'intégration de module et les perspectives générales de manufacturability pour par l'intermédiaire-mi TSV, un procédé frontal qui permet une réduction de la longueur d'interconnexion ainsi qu'une augmentation de largeur de bande entre les puces empilées, ayant pour résultat la puissance faible, une plus haute performance, et a augmenté la densité de dispositif.

Supplémentaire, les technologues de processus frontaux de SEMATECH ont enregistré des avances techniques dans les zones suivantes :

  • Diélectriques alternatifs Les Explorant de haut-k pour adresser la porte-première de défis dedans et porte-dernière technologie pour le noeud de 28 nanomètre et au-delà. SEMATECH a enregistré une plus haute performance dans des Transistors MOSFET d'un P-Tunnel (SiGe) de germanium de silicium (pFET) une fois intégré dans une porte unique à canal double CMOS en métal. Dans un porte-dernier élan, les résultats de SEMATECH ont affiché un procédé de basse température qui réalise l'objectif de tension de CMOS pour le tunnel de N et le tunnel de P adaptés pour le rétablissement de 20 nanomètre.
  • Déterminant que l'énergie extrêmement haute et la résolution spatiale du synchrotron Radiographient la spectroscopie de photoémission (XPS) et la structure fine étendue d'absorption de Rayon X (EXAFS) des techniques appliquées aux systèmes diélectriques hafnium-basés avancés de film ont indiqué les passages de phase chimiques subtile et significatifs de condition et de cristal qui provoquent les mécanismes responsables de la performance améliorée de dispositif.
  • Recensant la réflectivité ultra-violette (VuV) d'aspirateur comme solution intégrée de métrologie pour caractériser les couches Al2O3 et La2O3 recouvrantes de sous-nanomètre sur les piles avancées de film de haut-k.
  • Explorant la promesse de FinFETs comme candidats pour la graduation continue de transistor, quoique la mesure de ces dispositifs présente des défis, en particulier pour comprendre la surface adjacente diélectrique, puisque le fuselage de SI sur ces dispositifs n'est pas disponible pour le sondage. En changeant à partir d'un transistor en une diode déclenchée, SEMATECH a déterminé que ce problème peut être des mesures évitées et robustes, signicatives peut être obtenu.
  • Entreprenant une étude complète des structures de TANOS qui ont mis en valeur des différences dans la façon dont la dégradation du programme, l'effacement, et les modes de retenue sont dominés par différents mécanismes.
  • Par un bilan systématique de la dépendance thermique de budget de la structure et de la propriété des Transistors MOSFET d'III-V, expliquer la résistance externe réduite avec le laser recuit-un le synthon critique pour évaluer des Transistors MOSFET d'III-V.
  • Description des observations expérimentales d'un pMOSFET tendu de puits de tranche de temps (QW) de SiGe, prouvant que c'est un candidat prometteur pour la technologie de CMOS au noeud de 22 nanomètre et au-delà.
  • Mettant En Valeur la nécessité du bureau d'études biaxiale de tension pour amplifier la performance de FinFETs en réduisant la résistance parasite comme échelles d'industrie au delà du noeud de 22 nanomètre.

Le Colloque International sur la Technologie d'ITGE, les Systèmes et les Applications (VLSI-TSA) est parrainé par l'Institut des Ingénieurs Électroniciens Électriques et, Ou IEEE, une principale association professionnelle pour l'avancement de la technologie en association avec l'Institut de Recherches Industriel de la Technologie de Taïwan (ITRI). VLSI-TSA est l'une de beaucoup d'utilisations des forum SEMATECH d'industrie de collaborer avec des scientifiques et les ingénieurs des sociétés, des universités et d'autres institutions de recherche, dont beaucoup sont des associés de recherches.

Last Update: 12. January 2012 22:41

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