CMOS 논리와 기억 장치 기술과 3D TSV 제조에 통합 접근

Published on April 28, 2010 at 8:03 PM

기업의 성과 스케일링의 역사적인 동향을, SEMATECH 전문가는 CMOS 논리와 기억 장치 기술에 통합 접근과 VLSI 기술 보고했습니다, 시스템 및 응용 (VLSI-TSA)에 국제 심포지엄에 3D TSV (실리콘을 통해서를 통해) 제조에 2010년4월 26-28일 에 계속하기 위하여.

일련의 연구 논문 8개에서는, SEMATECH 연구원의 국제적인 팀은 각종 도전을 제시하고 연장을 위한 가공 해결책은 기억 장치와 논리 기술을 진행했습니다. 제출의 수백에서 선정된 종이는, 높은 k/금속 문 물자 플래시 메모리 그리고 평면과 비 평면 CMOS 기술과 같은 지역에 있는 앞 가장자리 연구를 설명했습니다.

"모듈로 결합해 때 프로세스, 물자 및 CMOS의 차세대를과 비 CMOS 기술 정의할 장치 구조물, 및 작용하고, 장치의 미래 발생에 있는 기능 그리고 성과를 강화하는 중요한 중요성 인 방법," 진득진득했던 Raj, 물자와 나오는 기술의 부사장을 말했습니다. "VLSI-TSA에 제출된 연구 CMOS 스케일링을 가능하게 하고 나오는 기술을 위한 도로를."는 포장하는 새로운 물자, 프로세스 및 개념에서 SEMATECH의 지도력 그리고 혁신적인 생각을 설명합니다

1개의 잠재적으로 산업 변경 기술에서는, Sitaram Arkalgud는 SEMATECH의 3D 내부 연락 프로그램의 디렉터 300 mm 플래트홈에 TSV 기술에 를 통해 중앙 접근을 기술했습니다. Arkalgud는 를 통해 중앙 TSV를 위한 공정개발, 모듈 통합 및 전반적인 manufacturability 전망, 낮은 힘의 결과로, 내부 연락 길이 감소 뿐 아니라 겹쳐 쌓인 칩 사이 대역폭에 있는 증가를 고성능 허용하고, 장치 조밀도를 증가시킨 선불용 프로세스를 토론했습니다.

게다가, SEMATECH 선불용 가공 과학 기술자는 뒤에 오는 지역에 있는 기술 발전을 보고했습니다:

  • 도전을 위한 그리고 저쪽에 문 첫번째 그리고 문 마지막 기술을 28 nm 마디 안으로 제시하는 탐구 양자택일 높은 k 유전체들. SEMATECH는 실리콘 게르마늄 P 채널 통신로 MOSFETs (pFET) (SiGe)에 있는 고성능을 듀얼-채널 단 하나 금속 문 CMOS로 통합될 때 보고했습니다. 문 마지막 접근에서는, SEMATECH 결과는 20 nm 발생을 위해 적당한 N 채널 통신로 및 P 채널 통신로 둘 다를 위한 CMOS 전압 표적을 달성하는 저온 프로세스를 보여주었습니다.
  • 과 확장되는 엑스레이 흡수 미세 구조 (EXAFS) 향상된 하프늄 기지를 둔 절연성 필름 시스템에 적용된 기술을 싱크로트론의 극단적으로 고에너지 그리고 공간적 해상도가 광전자 방출 분광학 (XPS)를 X 선으로 검사하다 결정해서 향상한 장치 성과에 책임있는 기계장치를 초래하는 미묘하고 중요한 화학 국가와 결정 상전이를 제시했습니다.
  • 진공 자외선 반사력 (VuV) 이하 nm 향상된 높은 k 필름 더미에 Al2O3와 La2O3 캡핑 층을 성격을 나타내기를 위한 인라인 도량형학 해결책으로 확인.
  • 이 장치에 Si 바디가 시험을 위해 유효하지 않기 때문에 비록 이 장치를 측정하는 것이 절연성 공용영역 이해를 위한 도전을, 특히 제출하더라도, FinFETs의 약속 계속되 트랜지스터 스케일링을 위한 후보자로 탐구. 트랜지스터에서 문을 단 다이오드로 바뀌어서, SEMATECH는 이 문제가 피한, 강력하고 수 있다는 것을, 의미심장한 측정일 장악될 수 있습니다 결정했습니다.
  • 프로그램의 강직, 말소 및 보유 최빈값이 다른 기계장치에 의해 어떻게에 있는 지배되는지 다름을 강조한 TANOS 구조물의 철저한 연구.
  • III-V MOSFETs의 구조물 그리고 속성의 열 예산 미결의 체계적인 평가를 통해, 레이저를 가진 감소된 외부 저항을 설명하는 것은 III-V MOSFETs를 오르기를 위한 중요한 빌딩 블록을 단련합니다.
  • 에 그리고 저쪽에 CMOS 기술 22 nm 마디 (QW)를 위한 유망한 후보자이다는 것을 보여주는 지친 SiGe 양 우물 pMOSFET의 실험적인 관측 기술.
  • 22 nm 마디 지나서 기업 가늠자로 기생하는 저항을 감소시키기를 통해 FinFETs의 성과를 밀어주기 위하여 축이 둘 있는 긴장 기술설계의 필요성 강조.

VLSI 기술, 시스템 및 응용 (VLSI-TSA)에 국제 심포지엄은 전기 및 전기 기사의 학회, 또는 IEEE 의 대만의 산업 기술 연구소와 관련하여 기술의 전진을 위한 주요한 전문인 협회에 의해 후원됩니다 (ITRI). VLSI-TSA는 과학자로 공저하는 많은 기업 공개토론 SEMATECH 용도의 한개 이고 기업, 대학 및 그밖 연구소 의 그들중 대다수에게서 엔지니어는 연구 파트너입니다.

Last Update: 13. January 2012 00:55

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