Site Sponsors
  • Strem Chemicals - Nanomaterials for R&D
  • Oxford Instruments Nanoanalysis - X-Max Large Area Analytical EDS SDD
  • Park Systems - Manufacturer of a complete range of AFM solutions
Posted in | Nanoelectronics

Sematech Rapporter progressioner i Wafer-til-wafer Bonding Alignment

Published on June 11, 2010 at 1:54 AM

Forskere fra Sematech 3D Interconnect program baseret på College of Nanoscale Science and Engineering er (CNSE) Albany NanoTech Complex har rapporteret om fremskridt i wafer-til-wafer limning tilpasning nøjagtigheder gennem en serie af værktøj og proces hærdning forbedringer.

Samtidig har Sematech holdet udforsket unikke 3D metrologi og fejlanalyse teknikker til at supplere bonding værktøj udvikling. Disse resultater er vigtige skridt i retning af at bygge bro high-volume produktion parathed huller for en integreret limning værktøj platform og udvikling af metrologi teknikker, der vil fremskynde vedtagelsen af ​​3D-integration teknologi. Sematech præsenterede resultaterne på 2010 IEEE International Interconnect Technology Conference (IITC) onsdag den 9. juni i Burlingame, CA.

Wafer-til-wafer (WTW) tilpasning og limning er vigtige drivkræfter procestrin til 3D sammenkobling af vafler gennem stabling. The International Technology Roadmap for Semiconductors (ITRS) køreplan for høj tæthed, mellemliggende niveau, gennem-silicium-vias med WTW bonding angiver via en diameter på 0,8 til 1.5ìm i 2012 og videre frem. Indlæg bond Overlægningsnøjagtighed 0,5 til 1.0ìm er nødvendigt for disse enheder.

Sematech 3D interconnect forskere har påvist, submicron tilpasning nøjagtigheder for kobber til kobber (Cu-Cu) thermo-kompression obligationer og en række af silicium-til-silicium og oxid-til-oxid fusion obligationer uden at give afkald limning ensartethed og limning styrke, ved hjælp af en integreret 300mm WTW forbehandling, justering og limning værktøj. Derudover, for at forbedre processtyring, var relateret metrologi udvikling på limning grænseflade defectivity og overlay metrologi rapporteret. Sematech nyeste resultater er lovende tegn på muligheden for at møde de WTW limning køreplan som skitseret i ITRS.

"Gennem forskningssamarbejde, er vores mål at udvikle og karakterisere nye tilgange til gennemførelsen af ​​3D," siger Sitaram Arkalgud, direktør for Sematech 3D Interconnect Program. "Disse banebrydende resultater, som har en direkte indvirkning på forarbejdningsomkostningerne, demonstrere Sematech ledelse og innovative teknikker, der baner vejen for billige 3D IC integration."

Med den stigende efterspørgsel efter mindre, mere funktionelle og lavere strømforbrug chips, er 3D arkitektur fremstår som en førende løsning til møde førende forbruger enhed krav. Sematech 3D-program blev etableret på CNSE er Albany NanoTech Complex til at levere robuste 300 mm udstyr og procesteknik løsninger til high-volumen ved hjælp af silicium via (TSV) fremstilling. At fremskynde processen med at realisere 3D potentiale som en manufacturable og billig teknologi til hukommelse og CMOS-producenter, har programmets ingeniører har arbejdet sammen med chip-producenter, udstyr og materialer leverandører, samt montage og emballage service virksomheder fra hele verden på tidlige udviklingsmæssige udfordringer, herunder omkostninger modellering, teknologi mulighed forsnævring, og teknologiudvikling og benchmarking.

Kilde: http://www.sematech.org/

Last Update: 10. October 2011 01:56

Tell Us What You Think

Do you have a review, update or anything you would like to add to this news story?

Leave your feedback
Submit