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Posted in | Nanoelectronics

SEMATECH Rapports Progressions dans l'alignement de collage de plaques à gaufrettes

Published on June 11, 2010 at 1:54 AM

Des chercheurs du programme de SEMATECH Interconnect 3D basé au Collège de Nanoscale Science and Engineering (CNSE) Albany NanoTech complexes ont signalé des progrès dans la plaquette à plaquette précision d'alignement de collage par une série d'outils et de processus d'amélioration de durcissement.

Dans le même temps, l'équipe a exploré SEMATECH uniques métrologie 3D et les techniques de l'analyse des défaillances afin de compléter le développement d'outils de collage. Ces résultats sont des étapes clés en vue de combler les lacunes à haut volume de fabrication pour la préparation d'une plateforme d'outils de collage intégrée et le développement de techniques de métrologie qui permettra d'accélérer l'adoption de la technologie d'intégration 3D. SEMATECH a présenté les résultats lors de la conférence IEEE International 2010 Interconnect Technology (IITC), le mercredi Juin 9, à Burlingame, Californie.

Wafer-à-plaquette (WtW) l'alignement et le collage sont les étapes clés pour le processus permettant l'interconnexion 3D de plaquettes par empilage. L'International Technology Roadmap for Semiconductors (ITRS) feuille de route pour haute densité, de niveau intermédiaire, par-silicium vias avec un collage WtW précise par l'intermédiaire des diamètres de 0,8 à 1.5ìm en 2012 et au-delà. Message de précision de superposition obligataire de 0,5 à 1.0ìm est nécessaire pour ces appareils.

Chercheurs SEMATECH interconnecter 3D ont démontré une précision d'alignement submicronique pour le cuivre-cuivre (Cu-Cu) thermo compression des obligations et une variété de silicium-silicium et d'oxyde à l'oxyde d'obligations de fusion sans sacrifier l'uniformité de collage et de la force de collage, en utilisant une WtW intégrés 300mm pré-traitement, l'alignement et l'outil de collage. De plus, pour améliorer le contrôle des procédés, conception de la métrologie liée à défectivité interface de collage et de métrologie de superposition ont été signalés. Dernières réalisations SEMATECH sont des signes prometteurs de la faisabilité de la réunion la feuille de route de collage WtW comme indiqué dans l'ITRS.

«Grâce à la recherche collaborative, notre objectif est de développer et caractériser de nouvelles approches pour la mise en œuvre en 3D», a déclaré Sitaram Arkalgud, directeur du programme SEMATECH Interconnect 3D. "Ces résultats de pointe, qui ont un impact direct sur les coûts de traitement, faire preuve de leadership SEMATECH et des techniques innovantes qui ouvrent la voie à faible coût 3D IC intégration."

Avec la demande croissante de puces plus petites, plus fonctionnelle et plus faible puissance, l'architecture 3D apparaît comme une solution de pointe pour répondre à la fine pointe des exigences d'appareils grand public. Programme 3D SEMATECH a été créé au Complexe CNSE de Albany NanoTech pour livrer l'équipement robuste de 300 mm et des solutions technologiques pour les processus de haut volume biais de silicium via (TSV) de fabrication. Pour accélérer les progrès dans la réalisation du potentiel 3D en tant que technologie manufacturable et abordable pour la mémoire et les fabricants CMOS, les ingénieurs du programme ont travaillé conjointement avec les fabricants de puces, les équipements et les fournisseurs de matériaux et d'assemblage et des sociétés de services d'emballage du monde entier sur les défis du développement précoce, y compris modélisation des coûts, le rétrécissement option technologique, et le développement technologique et de benchmarking.

Source: http://www.sematech.org/

Last Update: 10. October 2011 01:57

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