Posted in | Nanoelectronics

SEMATECH דוחות התקדמות של המערך ופלה ל-ופלה Bonding

Published on June 11, 2010 at 1:54 AM

חוקרים מתוכנית Interconnect 3D של SEMATECH מבוסס במכללה ננו מדע (CNSE) של הנדסה Albany ננוטק מורכבים דיווחו על התקדמות רקיק-to-wafer accuracies יישור מליטה באמצעות סדרה של כלי תהליך התקשות שיפורים.

במקביל, צוות SEMATECH חקר המטרולוגיה 3D ייחודי טכניקות ניתוח הכישלון להשלים כלי פיתוח מליטה. תוצאות אלו הן צעדים משמעותיים לקראת גישור בנפח גבוה נכונות פערים לייצור פלטפורמה מליטה משולב כלי פיתוח טכניקות מדידה כי יהיה להאיץ את קצב האימוץ של טכנולוגיית אינטגרציה 3D. SEMATECH הציג את התוצאות ב 2010 IEEE הטכנולוגית הבינלאומית Interconnect כנס (IITC) ביום רביעי, 9 ביוני בברלינגיים, קליפורניה.

ופלה-to-wafer (WtW) יישור מליטה הם המפתח שלבי התהליך ומאפשרת עבור הקישוריות 3D של ופלים דרך הערמה. מפת הדרכים הטכנולוגית הבינלאומית המוליכים למחצה (ITRS) מפת דרכים עבור צפיפות גבוהה, ברמה בינונית, באמצעות סיליקון-vias עם מליטה WtW מציין דרך בקטרים ​​של 0.8 עד 1.5ìm בשנת 2012 ומעבר לה. כיסוי הודעה האג"ח דיוק של עד 0.5 1.0ìm הוא הכרחי עבור מכשירים אלה.

החוקרים 3D של SEMATECH הקישוריות הוכיחו יישור accuracies submicron עבור נחושת נחושת ל (CU-Cu) תרמו דחיסה אג"ח ועוד מגוון של סיליקון סיליקון ל ותחמוצת אל תחמוצת אג"ח היתוך מבלי להקריב אחידות מליטה כוח מליטה, באמצעות WtW 300mm משולב טרום עיבוד, יישור כלי מליטה. בנוסף, כדי לשפר את בקרת תהליך, פיתוח המטרולוגיה הקשורים ב defectivity מליטה ממשק המטרולוגיה כיסוי דווחו. ההישגים האחרונים של SEMATECH מבטיחים סימנים של היתכנות הפגישה מפת הדרכים מליטה WtW כפי שמתואר ITRS.

"באמצעות מחקר משותף, המטרה שלנו היא לפתח גישות חדשות כדי לאפיין יישום 3D," אמר Sitaram Arkalgud, מנהל תוכנית Interconnect 3D של SEMATECH. "אלה מובילים לתוצאות, אשר יש השפעה ישירה על עלויות עיבוד, להפגין מנהיגות של SEMATECH וטכניקות חדשניות לסלול את הדרך לשילוב בעלות נמוכה 3D IC."

עם הביקוש הגואה שבבים קטנים יותר, פונקציונליים יותר נמוך כוח, אדריכלות 3D מתגלה כפתרון מוביל לפגישה החדשנית התקן דרישות הצרכן. תוכנית 3D של SEMATECH הוקמה ב אולבני ננוטק של CNSE מורכבים לספק מ"מ חזקים 300 ציוד וטכנולוגיה פתרונות תהליך גבוהה עבור נפח באמצעות סיליקון דרך (TSV) ייצור. כדי להאיץ את ההתקדמות במימוש הפוטנציאל של 3D כטכנולוגיה manufacturable ובמחיר סביר עבור זיכרון CMOS יצרנים, המהנדסים של התוכנית כבר עובדים במשותף עם ציוד, chipmakers וספקים חומרים, הרכבה ושירות חברות אריזה מכל העולם על האתגרים בפיתוח מוקדם, ביניהם עלות דוגמנות, אפשרות לצמצום הטכנולוגיה, התפתחות הטכנולוגיה בהשוואות.

מקור: http://www.sematech.org/

Last Update: 20. October 2011 05:20

Tell Us What You Think

Do you have a review, update or anything you would like to add to this news story?

Leave your feedback
Submit