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Posted in | Nanoelectronics

SEMATECH는 웨이퍼 - 투 - 웨이퍼 본딩 정렬에 Progressions 보고서

Published on June 11, 2010 at 1:54 AM

Nanoscale 과학의 (CNSE) 알바니 나노테크 단지의 대학을 기반으로 SEMATECH의 3D 인터커넥트 프로그램에서 연구자들은 도구의 시리즈 및 공정 경화 개선을 통해 웨이퍼 - 투 - 웨이퍼 본딩 정렬 accuracies의 진보를보고있다.

동시에, SEMATECH 팀은 결합 도구 개발을 보완하기 위해 고유의 3D 계측 및 고장 분석 기법을 탐험했다. 이러한 결과는 통합 본딩 도구 플랫폼을위한 높은 볼륨 제조 준비의 격차를 브리징 및 3D 통합 기술의 채택을 가속 것입니다 계측 기술 개발을 향한 중요한 단계입니다. SEMATECH는 Burlingame에 수요일에 2010 년 IEEE 국제 인터커넥트 기술 회의 (IITC), 6 월 9, CA에있는 결과를 제시했습니다.

웨이퍼 - 투 - 웨이퍼 (WtW) 정렬 및 접합은 스태킹을 통해 웨이퍼의 3D 상호 핵심 활성화 공정 단계입니다. 반도체 국제 기술 로드맵 (ITRS) 고밀도를위한 로드맵, 중급, WtW의 관계를 통해 - 실리콘 - 비아스는 2012 년 이후 1.5ìm 0.8의 직경을 통해 지정합니다. 0.5 1.0ìm의 게시 결합 오버레이 정확도는 이러한 장치가 필요합니다.

SEMATECH의 3D 인터커넥트 연구자 사용하여 본딩 균일 성과 결합 강도를 희생하지 않고 구리 - 투 - 구리 (잘라내기 - 잘라내기) 열 압축 채권 실리콘 - 투 - 실리콘과 산화물 - 투 - 산화물 융합 채권의 다양한 submicron 정렬 accuracies를 증명하고있다 통합 300mm WtW 사전 처리, 정렬 및 접합 도구입니다. 또한, 프로세스 제어를 향상시키기 위해, 본딩 인터페이스 defectivity 및 오버레이 계측에 관련된 계측 개발은보고했다. SEMATECH의 최신 성과는 ITRS에 명시된 바와 같이 WtW 본딩 로드맵을 회의의 가능성의 징후를 약속하고 있습니다.

"공동 연구를 통해 우리의 목표는 개발 및 3D 구현하기위한 새로운 방법을 특징으로하고있다"Sitaram Arkalgud, SEMATECH의 3D 인터커넥트 프로그램의 디렉터는 말했다. "처리 비용에 직접적인 영향을 미칠 이러한 첨단 결과, SEMATECH의 리더십과 저렴한 3D IC 통합을위한 방법을 포장 혁신적인 기술을 보여줍니다."

작고, 더 많은 기능과 낮은 전력 칩에 대한 수요 증가, 3D 아키텍처는 첨단 소비자 장치 요구 사항을 충족을위한 최고의 솔루션으로 대두되고 있습니다. SEMATECH의 3D 프로그램은 높은 볼륨을 통해 - 실리콘을 통해 (TSV) 생산을위한 강력한 300mm 장비 및 공정 기술 솔루션을 제공하는 CNSE의 알바니 나노테크 단지에 설립되었습니다. 메모리 및 CMOS 제조 업체 manufacturable하고 저렴한 기술로 3D의 가능성을 실현 진전을 촉진하기 위해 프로그램의 엔지니어를 포함한 초기 개발 과제에 대한 세계 각국의 칩 제조사, 장비 및 재료 공급 업체, 조립 및 포장 서비스 업체와 공동으로 작업했습니다 비용 모델링, 기술 옵션 축소, 기술 개발과 벤치마킹.

출처 : http://www.sematech.org/

Last Update: 10. October 2011 01:58

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