Site Sponsors
  • Park Systems - Manufacturer of a complete range of AFM solutions
  • Oxford Instruments Nanoanalysis - X-Max Large Area Analytical EDS SDD
  • Strem Chemicals - Nanomaterials for R&D
Posted in | Nanoelectronics

SEMATECH Rapporter Progressions i Wafer-til-Wafer Bonding Alignment

Published on June 11, 2010 at 1:54 AM

Forskere fra SEMATECH 3D Interconnect program basert på College of nanoskala Science and Engineering tallet (CNSE) Albany Nanotech Complex har rapportert fremskritt innen wafer-til-wafer bonding justering nøyaktighet gjennom en rekke verktøy og prosess herding forbedringer.

Samtidig har SEMATECH teamet utforsket unike 3D metrologi og unnlatelse av analyseteknikker for å utfylle bonding verktøy for utvikling. Disse resultatene er viktige skritt mot å bygge bro høy-volum produksjon beredskap åpninger for et integrert liming verktøy plattform og utvikle måleteknikk teknikker som vil akselerere innføringen av 3D integrering teknologi. SEMATECH presenterte resultatene på 2010 IEEE International Interconnect Technology Conference (IITC) onsdag 9. juni i Burlingame, CA.

Wafer-til-wafer (WTW) justering og liming er sentrale slik prosess trinn for 3D sammenkobling av wafere gjennom stabling. The International Technology Roadmap for Semiconductors (ITRS) veikart for høy tetthet, middels nivå, gjennom-silisium-vias med WTW bonding spesifiserer via diameter på 0,8 til 1.5ìm i 2012 og utover. Innlegg bånd overlay nøyaktighet på 0,5 til 1.0ìm er nødvendig for disse enhetene.

SEMATECH 3D interconnect forskere har demonstrert submikron justering mulige for kobber til kobber (Cu-Cu) termo-komprimering obligasjoner og en rekke av silisium-til-silisium og oksid-til-oksid fusion obligasjoner uten å ofre bonding ensartethet og liming styrke, ved hjelp en integrert 300mm WTW pre-prosessering, samkjøre og bonding verktøy. I tillegg, for å forbedre prosesskontroll, var relatert metrologi utvikling på bonding grensesnitt defectivity og overlay metrologi rapportert. SEMATECH siste prestasjoner er lovende indikasjoner på muligheten for å møte WTW bonding veikartet som skissert i ITRS.

"Gjennom forskningssamarbeid, er vårt mål å utvikle og karakterisere nye tilnærminger for å implementere 3D," sier Sitaram Arkalgud, direktør for SEMATECH 3D Interconnect Program. "Disse ledende resultater, som har en direkte innvirkning på behandling av kostnader, viser SEMATECH lederskap og innovative teknikker som legger til rette for rimelige 3D IC integrasjon."

Med den økende etterspørselen etter mindre, mer funksjonell og lavere strømforbruk chips, er 3D arkitektur fremstår som en ledende løsning for å møte ledende forbruker-enhet krav. SEMATECH 3D-programmet ble etablert på CNSE i Albany Nanotech Complex å levere robust 300 mm utstyr og prosessteknologi løsninger for høyt volum gjennom-silisium via (TSV) produksjon. For å få fortgang i arbeidet med å realisere 3D potensial som manufacturable og rimelig teknologi for minne og CMOS produsenter, har programmet ingeniører jobbet sammen med mikrochips, utstyr og materialer leverandører, og montering og pakking service selskaper fra hele verden på tidlige utvikling utfordringer, inkludert kostnaden modellering, teknologi alternativet innsnevring, og teknologiutvikling og benchmarking.

Kilde: http://www.sematech.org/

Last Update: 9. October 2011 13:05

Tell Us What You Think

Do you have a review, update or anything you would like to add to this news story?

Leave your feedback
Submit