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SEMATECH Reports Progressões na Wafer para Wafer-Alinhamento Bonding

Published on June 11, 2010 at 1:54 AM

Pesquisadores do programa de SEMATECH Interconnect 3D baseado na Faculdade de Nanociência e (CNSE) Engenharia de Albany Complexo NanoTech relataram avanços na wafer para wafer-precisões alinhamento de ligação através de uma série de ferramentas e melhorias no processo de endurecimento.

Ao mesmo tempo, a equipe explorou SEMATECH metrologia 3D único e técnicas de análise de falhas para complementar o desenvolvimento de ferramentas de ligação. Estes resultados são passos-chave para colmatar lacunas de alto volume de fabricação de prontidão para uma plataforma integrada de ligação de ferramentas e desenvolvimento de técnicas de metrologia que irá acelerar a adoção de tecnologia de integração de 3D. SEMATECH apresentou os resultados no 2010 Interconnect IEEE International Technology Conference (IITC) na quarta-feira, 9 de junho em Burlingame, CA.

Bolacha wafer-to-alinhamento (WTW) e de ligação são fundamentais para as etapas do processo que permite a interligação em 3D de wafers através de empilhamento. O International Technology Roadmap para Semiconductors (ITRS) roteiro para a alta densidade, nível intermediário, através de silício-vias com ligação WTW especifica via diâmetros de 0,8 a 1.5ìm em 2012 e além. Precisão no revestimento pós vínculo de 0,5 a 1.0ìm é necessário para esses dispositivos.

Pesquisadores 3D SEMATECH interconexão demonstraram precisão de alinhamento submicron para o cobre-a de cobre (Cu-Cu) termo de compressão de títulos e uma variedade de silício para o silício e óxido de óxido de títulos de fusão, sem sacrificar a uniformidade de colagem e resistência de união, utilizando um WTW integrado 300 milímetros pré-processamento, alinhamento e ferramenta de ligação. Além disso, para melhorar o controle de processos, desenvolvimento de metrologia relacionados em defectivity colagem interface e metrologia sobreposição foram relatados. Mais recentes conquistas SEMATECH são promissoras indicações da viabilidade do cumprimento do roteiro de ligação WTW, conforme descrito no ITRS.

"Através de pesquisa colaborativa, nosso objetivo é desenvolver e caracterizar novas abordagens para a implementação de 3D", disse Sitaram Arkalgud, diretor do Programa SEMATECH Interconnect 3D. "Esses resultados de ponta, que têm um impacto direto sobre os custos de processamento, demonstrar liderança SEMATECH e técnicas inovadoras que abrem o caminho para baixo custo de integração 3D IC".

Com a crescente demanda por chips menores, mais funcional e de baixo consumo, a arquitetura em 3D está emergindo como uma solução líder para a reunião de ponta requisitos dispositivo de consumo. Programa 3D SEMATECH foi estabelecida em Albany CNSE NanoTech Complex para entregar equipamentos robustos 300 milímetros e soluções de tecnologia de processo de alto volume através de silício via de fabricação (TSV). Para acelerar o progresso na realização do potencial 3D como uma tecnologia manufacturable e acessível para a memória e os fabricantes de CMOS, os engenheiros do programa têm trabalhado em conjunto com fabricantes de chips, equipamentos e fornecedores de materiais e montagem e empresas de serviços de embalagens de todo o mundo sobre os desafios de desenvolvimento precoce, incluindo modelagem de custos, estreitando opção de tecnologia e desenvolvimento de tecnologia e benchmarking.

Fonte: http://www.sematech.org/

Last Update: 9. October 2011 13:05

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