Posted in | Nanoelectronics

SEMATECH Reports Technische Fortschritte für Semiconductor Technologies

Published on June 25, 2010 at 2:10 AM

SEMATECH Ingenieure berichtete über Materialien und Geräte Strukturen, die nächste Generation CMOS-und Nicht-CMOS-Technologien auf der 2010 Symposien auf VLSI Technology und Schaltkreise, von 15. bis 18. Juni zu definieren, wird im Hilton Hawaiian Village in Honolulu, Hawaii.

Forscher am SEMATECH basieren auf Techniken konzentrieren, um gleichzeitig die Verbesserung der Leistung und Senkung des Stromverbrauchs um die Erweiterung der CMOS-Logik-und Speicher-Technologien zu ermöglichen. SEMATECH Papiere bei VLSI, aus Hunderten von Einsendungen ausgewählt, erläuterte neue Materialien, Prozesse und Konzepte, und beschrieb den Weg aktuellen Halbleiter-Technologien können von leistungssteigernden Features für zukünftige Skalierung Bedürfnisse profitieren.

"Die Ermittlung der optimalen Prozesse, Materialien und Geräte Strukturen, und wie sie funktionieren, wenn es als Modul kombiniert, ist von entscheidender Bedeutung in Druck herkömmlichen CMOS-Skalierung an seine Grenzen und ebnet den Weg für neue jenseits CMOS-Technologien", sagte Raj Jammy, SEMATECH Vice President von Materialien und neue Technologien. "Die Forschung, die auf dem VLSI Symposium vorgestellt wurde demonstriert SEMATECH Führung und innovatives Denken wie helfen wir der Industrie bei der Entwicklung zukünftiger Generationen von Low-Power-, Hochleistungs-IC-Geräte, die sowohl herstellbar und erschwinglich sind."

SEMATECH Front-End-Verfahrenstechniker berichtet über die folgenden technischen Fortschritt:

  • Untersuchung niedrigen Kontaktwiderstand FinFETs mit SOI-Substraten als eine vielversprechende Gerät Struktur für 22 nm und darüber hinaus: SEMATECH berichtete über eine Methode, um parasitäre Widerstand, eine zentrale Frage betrifft FinFET Leistung zu reduzieren. Während Zukunft eng fin Geometrien reduzieren die verfügbare Fläche für den Stromfluss durch das Silizium / Silizid-Schnittstelle, wodurch das Interface Barrierenhöhe in einer einfachen und herstellbare Art und Weise realisieren können signifikante Performance-Verbesserungen.
  • Gründlich erforscht Orientierung und Dehnung, eine Kombination, die gleichzeitig bietet starke NMOS und PMOS aktivieren: SEMATECH zeigten eine hohe Mobilität SiGe (110) Kanal CMOS mit leistungssteigernden Techniken. SEMATECH Arbeit Fortschritte hohe Mobilität Kanal-CMOS-Technologie mit der monolithischen Integration auf einem einzigen SiGe (110) <110> Kanal Orientierung.
  • Signifikante Verbesserungen in Tunnel-FET-Transistoren: In einem Projekt, das von DARPA und in Zusammenarbeit mit Prof. Chenming Hu von der University of California, Berkeley finanziert, SEMATECH Forscher haben diese neue Klasse von Geräten zu senken Verlustleistung in Halbleiterbauelementen Ziel haben, verstärkt. Tunneling-Transistoren kann die Antwort auf die Einschränkungen durch die Verlustleistung bei herkömmlichen CMOS-Skalierung gestellt überwunden werden. SEMATECH berichteten von einer Industrie breakthrough-46mV/dec der Sub-Threshold-Swing-ein wichtiger erster Schritt bei der Realisierung Tunneling-Transistoren.

In einem kurzen Kurs-Serie mit dem Titel, "Emerging Logik-und Speicher-Technologien für VLSI Implementation", Sitaram Arkalgud, Direktor der 3D-Interconnect SEMATECH Programm und Prashant Majhi, Programm-Manager der CMOS-Skalierung Mühe, auf 3D präsentiert Verbindungen und hohe Mobilität Nicht-Silizium Kanäle. Insbesondere Arkalgud diskutiert Prozessentwicklung, Modul-Integration, und die gesamte Herstellbarkeit Ausblick für über-Mitte Through Silicon Vias (TSV), ein Front-End-Prozess, der die Interconnect-Länge gekürzt werden können, sowie die Bandbreite zwischen den gestapelten Chips erhöht werden, was zu geringeren Energie, mehr Leistung und erhöhte Gerät Dichte. Dr. Majhi beschrieb die kritische Notwendigkeit für hohe Mobilität ohne Si-Kanäle, um die Leistung zu verbessern und zur Verringerung der Verlustleistung in Zukunft CMOS-Geräte. Darüber hinaus skizzierte er bahnbrechende Ergebnisse aus SEMATECH FEP Forschungsteams, die Führung eines vielseitigen Anstrengungen, um die Machbarkeit der Integration eine hohe Mobilität III-V-Kanal Materialien auf Silizium-Plattform und den Ausbau der Infrastruktur durch die Industrie benötigt, um solche Geräte zu implementieren demonstrieren ist Zukunft Knoten.

In Verbindung mit VLSI, SEMATECH und IMEC ein Einladungsturnier Workshop mit dem Titel "High Mobility Channels" am 17. Juni gemeinsam ausgerichtet. In einer Reihe von Vorträgen und Podiumsdiskussionen, featured die Werkstatt Experten aus Industrie und Wissenschaft diskutieren die Herausforderungen und Chancen-from device-, Prozess-, Werkzeug-und Messtechnik im großen Maßstab III-V Herstellung von Silizium in einem CMOS-Umgebung Perspektiven im Zusammenhang. Majhi gemeinsame Höhepunkte SEMATECH Bemühungen und ihre Erfolge bei der Entwicklung einer voll funktionsfähigen Testfahrzeug in einem 200 mm fließen. Mehrere andere Branchenexperten und führenden Fakultät Forscher präsentierten die Ergebnisse ihrer Arbeit. Die Fachjury und Publikum dem Schluss, dass III-V auf Si einem nächsten Schritt in der Entwicklung der Si-CMOS ist und vielleicht ist notwendig, um Macht zu halten, die in zukünftigen Generation Chips.

Das Symposium on VLSI Technology and Circuits ist einer von vielen Industrie-Foren SEMATECH nutzt, um zusammen mit Wissenschaftlern und Ingenieuren aus Unternehmen, Universitäten und andere Forschungseinrichtungen, die Schlüssel für ambitionierte Forschung SEMATECH Bemühungen sind. Es wird von der IEEE Electron Devices Society und Solid-State Circuits Society und der Japan Society of Applied Physics gesponsert, in Zusammenarbeit mit dem Institut für Elektronik, Informations-und Kommunikationstechnologien Engineers.

Quelle: http://www.sematech.org/

Last Update: 3. October 2011 08:49

Tell Us What You Think

Do you have a review, update or anything you would like to add to this news story?

Leave your feedback
Submit