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SEMATECH Enregistre des Avances Techniques pour des Technologies Des Semiconducteurs

Published on June 25, 2010 at 2:10 AM

Les ingénieurs de SEMATECH ont rendu compte des matériaux et des structures de dispositif qui définiront les technologies CMOS et non-CMOS de prochain rétablissement aux 2010 Colloques sur la Technologie d'ITGE et les Circuits, 15-18 juin, au Village Hawaïen de Hilton à Honolulu, Hawaï.

Les Chercheurs à SEMATECH se concentrent sur des techniques pour augmenter simultanément la performance et réduire la consommation d'énergie pour activer l'extension de la logique et des technologies de stockage de CMOS. Les papiers de SEMATECH à l'ITGE, choisis parmi des centaines de présentations, les matériaux, les procédés et les concepts neufs donnés, et décrits les technologies des semiconducteurs actuelles de voie peuvent tirer bénéfice des caractéristiques techniques d'amélioration des performances pour les futurs besoins de graduation.

« Recensant les procédés optima, des matériaux, et des structures de dispositif, et comment ils fonctionnent une fois combinés comme module, sont d'importance critique en poussant le CMOS conventionnel évaluant à ses limites et préparant le terrain pour apparaître au delà des technologies de CMOS, » a dit Raj Poisseux, vice président de SEMATECH des matériaux et des technologies émergentes. « La recherche qui a été présentée au colloque d'ITGE explique le commandement et penser novateur de SEMATECH pendant que nous aidons l'industrie pour développer des générations futures de faible puissance, les dispositifs d'IC de haute performance qui sont manufacturable et abordables. »

Les technologues de processus frontaux de SEMATECH ont enregistré les avances techniques suivantes :

  • Résistance de contact faible Vérifiante FinFETs avec des substrats de SOI comme structure prometteuse de dispositif pour 22 nanomètre et au-delà : SEMATECH rendu compte d'une méthode pour réduire la résistance parasite, une question clé affectant la performance de FinFET. Tandis Que les géométries étroites d'ailette de contrat à terme réduisent la zone disponible pour le courant traversez la surface adjacente de silicium/siliciure, réduisant la hauteur de barrage de surface adjacente dans un simple et la voie manufacturable peut réaliser des améliorations des performances significatives.
  • Orientation et tension les explorant Complètement pour activer une combinaison qui fournit simultanément le NMOS et le PMOS intenses : SEMATECH a expliqué tunnels élevé CMOS de SiGe de mobilité des 110) (avec des techniques de performance-amplification. Le travail de SEMATECH avance la technologie élevée du tunnel CMOS de mobilité avec l'intégration monolithique sur une orientation unique de tunnel de SiGe (110) <110>.
  • Importantes améliorations dans des transistors tunnel-FET : Dans un projet financé par DARPA et en collaboration avec Prof. Chenming HU de l'Université de Californie, Berkeley, chercheurs de SEMATECH ont amélioré cette classe neuve des dispositifs visés abaissant la dispersion d'alimentation électrique dans des dispositifs de semi-conducteur. Les transistors de Perçage D'un Tunnel peuvent être la réponse pour surmonter les contraintes posées par dispersion d'alimentation électrique dans la graduation conventionnelle de CMOS. SEMATECH a enregistré une industrie breakthrough-46mV/dec de première étape importante d'oscillation-un subliminale en réalisant des transistors de perçage d'un tunnel.

Dans la suite d'un programme court autorisée, la Logique et les Technologies de Stockage pour la Mise En Place d'ITGE, » le Sitaram Arkalgud, directeur du programme d'interconnexion du 3D de SEMATECH, et Prashant Majhi, gestionnaire de programme « Apparaissants de l'effort de graduation de CMOS, présent sur 3D interconnecte et les tunnels élevés de non-silicium de mobilité. Particulièrement, Arkalgud a discuté le développement de processus, intégration de module, et les perspectives générales de manufacturability pour de par l'intermédiaire-mi vias de par l'entremise-silicium (TSVs), un procédé frontal qui permet à la longueur d'interconnexion d'être diminuée ainsi que la largeur de bande entre les puces empilées à augmenter, ayant pour résultat la puissance faible, la plus haute performance, et la densité accrue de dispositif. M. Majhi a décrit le besoin critique des tunnels élevés de la mobilité non-SI d'augmenter la performance et de réduire la dispersion d'alimentation électrique dans de futurs dispositifs de CMOS. En Outre, il a donné des résultats de découverte de l'équipe de recherche du FEP de SEMATECH, qui aboutit un effort multi-en plusieurs directions pour expliquer la faisabilité d'intégrer les matériaux élevés de tunnel de la mobilité III-V sur une plate-forme de silicium et de développer l'infrastructure requise par l'industrie pour mettre en application de tels dispositifs à de futurs noeuds.

Conjointement avec l'ITGE, SEMATECH et IMEC ont organisé conjointement un atelier d'invitation intitulé « Mobilité Élevée Chemine » le 17 juin. Dans une série d'exposés et de réunions-débats, l'atelier a comporté les experts de l'industrie et du milieu universitaire discutant les défis et l'opportunité-de device, procédé, outillage, et métrologie point de vue point de vue à la fabrication de grande puissance d'III-V sur le silicium dans un environnement de CMOS. Majhi a partagé des points culminants des efforts et de sa réussite de SEMATECH en développant a entièrement - le véhicule de test fonctionnel dans des 200 millimètres circulent. Plusieurs autres experts industriels et principaux chercheurs de corps enseignant ont présenté les résultats de leur travail. Le groupe d'experts et le public a conclu qu'III-V sur le SI est une prochaine phase dans l'évolution de SI CMOS et peut-être est nécessaire pour maintenir l'alimentation électrique vers le bas dans des puces de génération future.

Le Colloque sur la Technologie et les Circuits d'ITGE est l'une de beaucoup d'utilisations des forum SEMATECH d'industrie de collaborer avec des scientifiques et les ingénieurs des sociétés, des universités, et d'autres institutions de recherche qui sont principales à la recherche ambitieuse de SEMATECH s'efforce. Elle est parrainée par la Société de Dispositifs d'Électron d'IEEE et la Société Semi-conductrice de Circuits et la Société du Japon de la Physique Appliquée, en coopération avec l'Institut de l'Électronique, des Ingénieurs des Informations et Communication.

Source : http://www.sematech.org/

Last Update: 12. January 2012 01:38

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