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SEMATECH는 반도체 기술을 위한 기술 발전을 보고합니다

Published on June 25, 2010 at 2:10 AM

SEMATECH 엔지니어는 VLSI 기술과 회로에 2010마리의 심포지엄에 차세대 CMOS와 비 CMOS 기술을 정의할 장치 구조물과 물자, 6월 15-18일에 호놀룰루에 있는 Hilton Hawaiian 마을에, 하와이 보고했습니다.

SEMATECH에 연구원은 동시에 성과와 환원력 CMOS 논리와 기억 장치 기술의 연장을 가능하게 하기 위하여 소비 강화를 위한 기술에 집중하고 있습니다. SEMATECH 종이는 VLSI에, 선정되고 제출의 수백에서, 설명한 새로운 물자, 프로세스 및 개념, 기술된 미래 스케일링 필요를 위한 성과 강화 특징으로부터 쪽 현재 반도체 기술이라고 혜택을 받을 수 있습니다.

"모듈로 결합해 때 물자와 나오는 기술의 최적 프로세스, 물자 및 장치 구조물 및 작용하고, 그것의 한계에 오르고 CMOS 기술지 저쪽에 나오기를 위한 도로를 포장하는 전통적인 CMOS를 밀기에 있는 중요한 중요성 인 방법," 진득진득했던 Raj, SEMATECH 부사장 말했습니다 확인. "낮은 힘의 미래 발생, manufacturable기도 하고 적당한."는 고성능 IC 장치를 개발하는 위하여 우리가 기업을 돕는 때 VLSI 심포지엄에 제출된 연구 SEMATECH의 지도력과 혁신적인 생각을 설명합니다

SEMATECH 선불용 가공 과학 기술자는 뒤에 오는 기술 발전을 보고했습니다:

  • 22 nm를 위한 유망한 장치 구조물로 SOI 기질을 가진 조사 낮은 접촉 저항 FinFETs와 저쪽에: 기생하는 저항, FinFET 성과에 영향을 미치는 중요한 문제를 감소시키기 위하여 방법에 보고되는 SEMATECH. 미래 좁은 탄미익 기하학이 현재를 위해 유효한 지역을 감소시키는 동안 간단한 것에 있는 공용영역 방벽 고도를 감소시키는 실리콘/규화물 공용영역을 흘러 관통하거든 manufacturable 쪽은 중요한 성과 개선을 실현할 수 있습니다.
  • 동시에 강한 NMOS 및 PMOS를 제공하는 조합을 가능하게 하는 완전히 탐구 오리엔테이션 및 긴장: SEMATECH는 성과 밀어주는 기술을 가진 기동성 SiGe 높은 (110의) 채널 통신로 CMOS를 설명했습니다. SEMATECH의 일은 단 하나 SiGe (110) <110> 채널 통신로 오리엔테이션에 모놀리식 통합을 가진 높은 기동성 채널 통신로 CMOS 기술을 진행합니다.
  • 갱도 FET 트랜지스터에 있는 중요한 개선: 방위 고등 연구 계획국에 의해 그리고 가주 대학의 교수와 협력하여 Chenming Hu, 버클리 투자된, 계획사업에서는 SEMATECH 연구원은 겨냥된 장치의 이 새로운 종류를 강화해 반도체 소자에 있는 전력 흩어지기를 낮추. 터널을 파 트랜지스터는 전통적인 CMOS 스케일링에 있는 전력 흩어지기에 의해 자세를 취한 제한을 극복하는 응답 일지도 모릅니다. SEMATECH는 터널을 파 트랜지스터 실현에 있는 역치하 그네 중요한 처음 단계의 기업 돌파구 46mV/dec를 보고했습니다.

, "논리와 기억 장치는 VLSI 실시를 위한 기술 제목이 붙은," 단기 과정 시리즈에서는 Sitaram Arkalgud, 디렉터, 그리고 SEMATECH의 3D 내부 연락 프로그램의 Prashant Majhi, 3D에 제출된 CMOS 스케일링 노력의 프로그램 매니저 나오는 및 높은 기동성 비 실리콘 채널 통신로 상호 연락합니다. 특히, Arkalgud는 공정개발을, 모듈 통합, 를 통해 중앙 를 통하여 실리콘 vias를 위한 전반적인 manufacturability 전망, (TSVs) 내부 연락 길이가 단축되는 것을 허용하는 뿐 아니라 낮은 힘, 고성능 및 증가시킨 장치 조밀도의 결과로, 증가될 겹쳐 쌓인 칩 사이 대역폭 선불용 프로세스 토론하고. Majhi 박사는 성과를 강화하고 미래 CMOS 장치에 있는 전력 흩어지기를 감소시키는 높은 기동성 비 Si 채널 통신로를 위한 중요한 필요를 기술했습니다. 게다가, 그는 실리콘 플래트홈에 높은 기동성 III-V 채널 통신로 물자를 통합하고 미래 마디에 그 같은 장치를 실행하기 위하여 기업에 의해 필요로 한 기반 개발하기의 실행가능을 설명하는 다중 갈라지는 노력을 지도하고 있는 SEMATECH의 FEP 연구단에서 돌파구 결과를 설명했습니다.

VLSI 함께, SEMATECH와 IMEC는 6월 17일에 "높은 기동성이라고 표제 초대 작업장을 수로를 열습니다" 공동 접대했습니다. 일련의 프리젠테이션 및 공개 토론에서는, 작업장은 기업에서와 도전을 토론해 학자의 세계를 그리고 장치, 프로세스, 장식새김 및 CMOS 환경에 있는 실리콘에 대규모 III-V 제조와 관점 관련되었던 도량형학기회 에서 전문가 특색지었습니다. Majhi는 SEMATECH의 노력의 하이라이트를 공유하고 mm 200에 있는 완전 기능 시험 차량 발육시키기에 있는 그것의 성공은 흐릅니다. 다른 몇몇 기업 전문가 및 주요한 능력 연구원은 그들의 일의 결과를 제출했습니다. 과 경청자 전문가의 일단은 Si에 III-V가 Si CMOS의 기동전개에 있는 다음 단계이고 아마 미래 세대 칩에서 힘을 아래로 지키기 위하여 필요하다는 것을 단정했습니다.

VLSI 기술과 회로에 심포지엄은 과학자로 공저하는 많은 기업 공개토론 SEMATECH 용도의 한개 이고 기업, 대학 및 SEMATECH의 야심 있는 연구에 중요한 그밖 연구소에게서 엔지니어는 노력합니다. 그것은 전자공학, 정보 및 커뮤니케이션 엔지니어의 학회와 협력하여 적용 물리학의 IEEE 전자 장치 사회 및 고체 회로 사회 및 일본 사회에 의해, 후원됩니다.

근원: http://www.sematech.org/

Last Update: 12. January 2012 01:03

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