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SEMATECH 报告半导体技术的技术提升

Published on June 25, 2010 at 2:10 AM

SEMATECH 工程师报告关于将定义下一代 CMOS 和非 CMOS 技术在 VLSI 技术和电路的 2010 个讨论会的材料和设备结构, 6月 15-18,在 Hilton 夏威夷村庄在檀香山,夏威夷。

SEMATECH 的研究员着重同时提高性能和消色力冲减的技术启用 CMOS 逻辑和存储技术扩展名。 SEMATECH 文件在 VLSI,挑选从数百提交,概述的新的材料、进程和概念和被描述方式当前半导体技术可能受益于将来的比例缩放需要的提高成绩的功能。

“识别材料和新兴技术的最佳进程、材料和设备结构和他们如何发挥作用,当结合作为模块,是在推进称对其限额和铺平道路涌现的常规 CMOS 的重要重要在 CMOS 技术之外”,说粘上果酱的 Raj, SEMATECH 副总统。 “存在 VLSI 讨论会的研究展示 SEMATECH 的领导和创新认为,当我们帮助这个行业开发低功率的下一代,高性能 manufacturable 和价格合理的集成电路设备”。

SEMATECH 前端的处理技术专家报告了下列技术提升:

  • 与 SOI 基体的调查的低接触电阻 FinFETs 作为 22 的毫微米一个有为的设备结构和以远: 关于方法报告的 SEMATECH 减少寄生阻力,影响 FinFET 性能的重要问题。 当将来的缩小的飞翅几何减少区可用为当前时请流经硅/硅化物界面,减少在简单的界面障碍高度,并且 manufacturable 方式可能认识到重大的性能改善。
  • 启用同时提供严格的 NMOS 和 PMOS 的组合的十分地测试的取向和张力: SEMATECH 展示了有性能提高的技术的一条高流动性 SiGe (110 条) 通道 CMOS。 SEMATECH 的工作提前与整体综合化的高流动性通道 CMOS 技术在一个唯一 SiGe (110 个) <110> 通道取向。
  • 在隧道 FET 晶体管的重大的改善: 在项目被资助由国防部高级研究计划局和与加州大学的 Chenming 虎队教授合作,伯克利, SEMATECH 研究员提高了瞄准的设备此新的选件类降低在半导体设备的功率耗散。 挖洞晶体管可能是解决约束的这个答复摆 在常规 CMOS 比例缩放的功率耗散。 SEMATECH 报告了次于最低限度的在认识到挖洞晶体管的摇摆重要第一步行业突破46mV/dec。

在标题名为的一短训班串联, “涌现逻辑和 VLSI 实施的存储技术”, Sitaram Arkalgud, SEMATECH 的 3D 互连程序的负责人和 Prashant Majhi, CMOS 比例缩放工作成绩的程序管理器,当前在 3D 互联和高流动性非硅通道。 特别地, Arkalgud 讨论工艺过程开发,模块综合化和通过中间通过硅 vias 的整体 manufacturability 外型 (TSVs),允许互连长度缩短以及在将被增加的被堆积的筹码之间的带宽,造成低功率、高性能和增加的设备密度的一个前端的进程。 Majhi 博士描述了重要需要对于高流动性非 Si 通道提高性能和减少在将来的 CMOS 设备的功率耗散。 此外,他概述从 SEMATECH 的 FEP 研究小组的突破结果,导致一个多有叉的工作成绩展示集成在硅平台的高流动性 III-V 通道材料和开发这个行业需要的基础设施可行性实施这样设备在将来的节点。

与 VLSI 一道, SEMATECH 和 IMEC 在 6月 17日共同了主办题为 “高流动性的一次应邀讨论会开水道”。 在一系列的介绍和公开讨论,这次讨论会以辩论专家从行业和的学术界为特色挑战和机会从设备、进程、凿出的装饰和计量学透视图关连对在硅的大规模 III-V 制造在 CMOS 环境里。 Majhi 共享 SEMATECH 的工作成绩高亮度显示,并且其在发展一个完全功能测试通信工具的成功在一 200 mm 流。 几位其他行业专家和主导的系研究员存在了他们的工作的结果。 专家小组和听众认为或许,在 Si 的 III-V 是在 Si CMOS 的演变的下一个步骤和是必要保留功率下来在下一代筹码。

在 VLSI 技术和电路的讨论会是许多行业论坛 SEMATECH 用途之一与科学家合作,并且从公司、大学和是关键的对 SEMATECH 的雄心勃勃的研究的其他研究机构的工程师竭力。 它由 IEEE 电子设备社团和固体电路社团和应用物理学日本社团赞助,在与电子、信息和通信工程师学院合作下。

来源: http://www.sematech.org/

Last Update: 12. January 2012 01:34

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