Posted in | Nanoelectronics

SEMATECH聯盟報告半導體技術的技術進展

Published on June 25, 2010 at 2:10 AM

SEMATECH聯盟工程師匯報材料和器件結構,將確定 2010年6月15-18日VLSI技術和電路,專題討論會在下一代CMOS與非CMOS技術,在夏威夷檀香山的希爾頓夏威夷村,。

SEMATECH聯盟的研究人員正專注於技術的同時提高性能和,降低功耗,使CMOS邏輯電路和內存技術的延伸。 SEMATECH聯盟論文在超大規模集成電路,從數以百計的意見書選擇,闡述了新的材料,工藝和概念,並闡述了目前的半導體技術,可以受益於性能增強的功能,為未來擴展的需求。

確定最佳的工藝,材料和器件結構,以及它們如何運作作為一個模塊相結合,在傳統的CMOS縮放推到了極限,超越CMOS技術的出現鋪平了道路至關重要的是,說:“拉吉祥,SEMATECH聯盟材料技術和新興技術的副總裁。 “是在VLSI研討會的研究結果表明SEMATECH的領導能力和創新思維,為我們協助業界發展後代,低功耗,高性能IC設備製造的和負擔得起的。”

SEMATECH前端工藝技術人員報告了以下的技術進步:

  • SEMATECH聯盟調查 SOI襯底的低接觸電阻為 22納米的具有發展前途的器件結構和超越FinFET元件:的報告的方法,以減少寄生電阻,影響 FinFET器件性能的一個關鍵問題。雖然未來的窄鰭幾何減少面積為電流通過矽 /矽化物界面,減少在一個簡單而製造的方式的界面勢壘高度,可以實現顯著的性能改進。
  • 徹底探討的方向和應變,使一個組合,同時提供了強大的NMOS和PMOS:SEMATECH聯盟證明流動性高的SiGe(110)通道CMOS提高性能的技術。 SEMATECH的工作進展高遷移率通道CMOS工藝,單片集成在一個單一的矽鍺(110)<110>通道方向。
  • 顯著改善隧道FET晶體管:在由DARPA資助的一個項目,並在與加州大學伯克利分校教授晨鳴胡合作,SEMATECH聯盟的研究人員已經加強了這一旨在半導體器件降低功耗的新設備類。隧道晶體管可克服功耗帶來的限制,傳統的CMOS縮放的答案。 SEMATECH聯盟報導亞閾值擺幅的一個重要的第一步,實現隧道晶體管的行業 breakthrough-46mV/dec。

在一個短期課程題為系列,“新興市場邏輯和VLSI實現內存技術,”Sitaram Arkalgud,SEMATECH的3D互連計劃主任,和Prashant Majhi,的的CMOS縮放努力的項目經理,提出了對 3D互連和高流動性非矽渠道。具體來說,Arkalgud討論過程中開發,模塊集成,並通過中旬的整體製造前景穿透矽通孔(TSV),前端的過程中,允許縮短互連長度以及堆疊的芯片之間的帶寬增加,在低功耗,更高的性能,提高器件密度。 Majhi博士描述為流動性高的非SI渠道的迫切需要,以提高性能和降低在未來的CMOS器件功耗。此外,他概述了從 SEMATECH的FEP研究團隊,這是領導一個多管齊下的努力證明集成在一個矽平台上的高流動性的III - V通道材料和發展的行業,以實施此類設備在所需的基礎設施的可行性,取得突破性成果未來的節點。

與超大規模集成電路,SEMATECH和IMEC一起共同主辦的題為“高遷移率通道”於 6月17日邀請賽車間。在一系列發言和小組討論,研討會特色工業界和學術界的專家,辯論的挑戰和機遇,從設備,工藝,工裝,計量學的角度,大規模的III - V族在矽片上製造的CMOS環境。 Majhi共享SEMATECH的努力和其成功發展一個全功能的測試車在200毫米流量的亮點。其他幾個行業的專家和領導教師的研究人員提出了他們的工作成果。專家和觀眾的小組得出結論,在Si III - V族在矽 CMOS演變的下一步,或許是有必要保持在下一代芯片斷電。

VLSI技術和電路研討會是許多行業論壇 SEMATECH聯盟使用與科學家和工程師來自公司,大學,和其他研究機構,SEMATECH的雄心勃勃的研究工作的關鍵之一。它的IEEE電子器件學會和固態電路協會和日本應用物理學會主辦,在與電子學研究所,信息和通信工程師合作。

來源: http://www.sematech.org/

Last Update: 3. October 2011 11:13

Tell Us What You Think

Do you have a review, update or anything you would like to add to this news story?

Leave your feedback
Submit