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Posted in | Nanoelectronics

富士通部署逻辑设计的节奏的技术在 65 nm 进程

Published on July 23, 2010 at 1:33 AM

Cadence Design Systems, Inc. (那斯达克: CDNS),在全球电子设计创新的一位领导先锋,今天宣布富士通限制了采用 Cadence® Encounter® Conformal® ECO 设计员削减成本和减少在其工程更改单实施流的 (ECO)设计时间。

技术巨人最近部署节奏技术录制 40 百万个门网络控制大规模集成设计在 65 毫微米进程。

遭遇保形 ECO 设计员

“我们对我们的最近成功非常满意使用遭遇保形 ECO 设计员”, Takeo Asakawa,总经理,在富士通下一代技术计算的部件的 LSI 发展 Div 说。 “我们必须实施几 ECOs,有些与 4,000 例程,并且他们是非常复杂的。 我毫不怀疑技术救了我们重要的时间和资源”。

遭遇保形 ECO 设计员能播放在加速的上市时间的重大的作用和提高的设计质量的寻求的公司缩小在 EDA360 远见概述的生产率和获利能力差距。 这个软件帮助设计小组实施前和之后屏蔽格式的 RTL ECOs。 它与检查国际水平的相等结合自动 ECO 分析和设计 netlist 修改提高性能和生产率。 检查与功能 ECO 分析的此唯一技术联合收获机逻辑相等和生成、设计 netlist 修改、时钟域同步和语义检查。

通过使用遭遇保形 ECO 设计员富士通能开始实施,在功能核实完成了前,削减总研制时间在几个月之前。 设计不熟悉逻辑设计能处理 ECOs 实施必要的后阶段更改在制造之前改进设计质量。

“与遭遇保形 ECO 设计员的富士通的最近成功是这个定期对市场的一个好例子,并且正确的技术可能给路径带来往硅认识的质量福利”, Bassilios Petrakis,产品管理的主任说在节奏的。 “象许多我们的其他客户,富士通能利用此技术产生自己竞争提高”。

来源: http://www.cadence.com/

Last Update: 11. January 2012 23:24

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