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Posted in | Nanoelectronics

富士通部署邏輯設計的節奏的技術在 65 nm 進程

Published on July 23, 2010 at 1:33 AM

Cadence Design Systems, Inc. (那斯達克: CDNS),在全球電子設計創新的一位領導先鋒,今天宣佈富士通限制了採用 Cadence® Encounter® Conformal® ECO 設計員削減成本和減少在其工程更改單實施流的 (ECO)設計時間。

技術巨人最近部署節奏技術錄製 40 百萬個門網絡控制大規模集成設計在 65 毫微米進程。

遭遇保形 ECO 設計員

「我們對我們的最近成功非常滿意使用遭遇保形 ECO 設計員」, Takeo Asakawa,總經理,在富士通下一代技術計算的部件的 LSI 發展 Div 說。 「我們必須實施幾 ECOs,有些與 4,000 例程,并且他們是非常複雜的。 我毫不懷疑技術救了我們重要的時間和資源」。

遭遇保形 ECO 設計員能播放在加速的上市時間的重大的作用和提高的設計質量的尋求的公司縮小在 EDA360 遠見概述的生產率和獲利能力差距。 這個軟件幫助設計小組實施前和之後屏蔽格式的 RTL ECOs。 它與檢查國際水平的相等結合自動 ECO 分析和設計 netlist 修改提高性能和生產率。 檢查與功能 ECO 分析的此唯一技術聯合收穫機邏輯相等和生成、設計 netlist 修改、時鐘域同步和語義檢查。

通過使用遭遇保形 ECO 設計員富士通能開始實施,在功能核實完成了前,削減總研製時間在幾個月之前。 設計不熟悉邏輯設計能處理 ECOs 實施必要的後階段更改在製造之前改進設計質量。

「與遭遇保形 ECO 設計員的富士通的最近成功是這個定期對市場的一個好例子,并且正確的技術可能給路徑帶來往硅認識的質量福利」, Bassilios Petrakis,產品管理的主任說在節奏的。 「像許多我們的其他客戶,富士通能利用此技術產生自己競爭提高」。

來源: http://www.cadence.com/

Last Update: 26. January 2012 02:28

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