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STMicroelectronics introduit un nouveau microprocesseur Basé sur la technologie 55 nm HCMOS

Published on July 30, 2010 at 2:16 AM

STMicroelectronics (NYSE: STM), un leader mondial dans le système sur puce de technologie, a présenté aujourd'hui la première industrie microprocesseur intégré qui interface mémoire couples deux ARM Cortex-A9 noyaux avec un (taux de troisième génération à double-data) DDR3.

Fabriqué en ST de faible puissance HCMOS 55 nm (haute vitesse CMOS) processus, le SPEAr1310 délivre une puissance de calcul élevée et de personnalisation pour de multiples applications embarquées avec le haut niveau de compétitivité des coûts offertes par le système sur puce.

Le nouveau microprocesseur combine la puissance inégalée faible et multi-capacités de traitement de l'ARM Cortex-A9 cœur du processeur avec les innovateurs du réseau sur puce (NoC) technologie. L'ARM Cortex-A9 dual processeurs prennent en charge les deux opérations totalement symétriques et asymétriques, à des vitesses de 600MHz/core (industriels pires conditions) pour 3000 DMIPS équivalent. CNP est une architecture de communication flexible qui permet à plusieurs différents profils de trafic, tout en maximisant le débit de données dans la plupart des performances et faible consommation d'énergie manière.

"SPEAr1310 est le premier appareil de l'annonce récente SPEAr1300 famille et d'autres suivront bientôt», a déclaré Loris Valenti, directeur général de la division Computer Systems de STMicroelectronics. «Grâce à son architecture innovante et de fonctionnalités puissantes, SPEAr1310 est à la pointe du marché des processeurs embarqués et permet un mélange sans précédent de la compétitivité des coûts, de performance et de flexibilité."

Equipé d'un contrôleur mémoire intégré et DDR2/DDR3 un ensemble complet de périphériques de connectivité, y compris, USB, SATA et PCIe (avec intégration PHY), en plus d'un Giga Ethernet MAC, microprocesseur ST SPEAr1310 cibles de haute performance intégrés dans les applications de contrôle segments de marché de la communication et les périphériques informatiques pour l'automatisation industrielle.

Cohérence mémoire cache avec les accélérateurs matériels et I / O des blocs augmente le débit et simplifie le développement de logiciels. L'accélérateur de cohérence Port (ACP), couplé avec le CNO de l'appareil des capacités de routage, les adresses les plus récentes exigences d'application pour l'accélération matérielle et des performances d'E / S. ECC (Error Correction Coding) protection contre les erreurs mous et durs sur les deux DRAM et de mémoire cache L2 souvenirs améliore considérablement les temps moyen entre deux pannes pour une fiabilité améliorée.

Source: http://www.st.com/

Last Update: 8. October 2011 23:41

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