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IEDM のイベントで Nanowire の高度の FETs を強調する SEMATECH エンジニア

Published on November 9, 2010 at 4:12 AM

暴露の研究の進歩、 SEMATECH のフロント・エンドプロセスプログラムからの (FEP)エンジニアはサンフランシスコの Hilton で 2010 年 12 月 6-8 日から、会う (IEDM)第 56 年次 IEEE の国際的な電子デバイスでテクニカルペーパーを CA. 示します。

SEMATECH の専門家は位取りされた CMOS 装置のための抵抗 RAM (RRAM) のメモリ技術、高度のひれおよび nanowire の FETs で報告しま、業界標準 MOSFET の 200mm のシリコンの薄片の高い移動性 III-V チャネル材料は、および FET 装置にトンネルを掘る未来の超低い力流れま - 高性能および低い電力装置のための高まる必要性に対応する重要な進歩を強調します。

さらに、 SEMATECH は 12 月 5. 日に招待の前会議の研修会を催します。 研修会はケイ素の約束の出現のメモリ技術そして III-V チャネルに影響を与える技術的なおよび製造業のギャップに焦点を合わせます。 東京電子および Aixtron によって後援されて、これらの研修会は一連の提示および公開討論会のこれらの領域の挑戦そして機会を討論している企業からの専門家および学究的な世界を特色にします。

IEDM の会議の間に、 SEMATECH の FEP の専門家は次のセッションで研究結果を示します:

  • セッション 6、月曜日、 2 時に 12 月 6 日: 業界標準のプロセスフローを使用して 200 の mm Si の基板の自己一直線に並べられた III-V の MOSFETS Heterointegrated - よい装置パフォーマンスを示している間ケイ素の III-V 装置が制御された汚染、均等性および収穫が付いているケイ素の試験ラインで処理することができること、はじめて示します。
  • セッション 16、火曜日、 9:05 AM の 12 月 7 日: 0.1V CMOS のための緑のトランジスターにトンネルを掘ることの見通し - 低電圧 CMOS VLSI 装置および回路のためのトンネルを掘る緑のトランジスターを調査します。 統計データは副60mV/decade 特性が 8 インチのウエファーではっきり示されたことを示します。 この作業はバークレーカリフォルニア大学に教授との Chenming Hu および彼の協力者進行中の共同です。 共同作業の結果は教授によって Hu 示されます。
  • セッション 19、火曜日、 4:25 P.m. の 12 月 7 日: 伝導性のフィラメントの顕微鏡の特性に基づく金属酸化物 RRAM の切換えのメカニズム - 重大な伝導性のフィラメントのレポートは制御 RRAM 操作を特色にします。 形成プロセスはフィラメントの形を温度プロフィールおよび定める従って定義するために切替えの特性をあります。
  • セッション 26、水曜日、 9:55 AM の 12 月 8 日: 誘電性の双極子を使用して FinFET のソース/下水管への接触抵抗の減少は FinFET ソースで調整する誘電性の双極子によって軽減されたショットキー障壁の高さを使用してショットキー障壁の高さの調整を - ショー、はじめて、接触抵抗の減少軽減しました。 この技術は出現装置、代替チャネル材料およびショットキー障壁の高さおよび生じるより高い寄生接触抵抗が位取りのための重要な障壁の副22nm CMOSFETs のために非常に有望です。
  • セッション 34、水曜日、 2 時に 12 月 8 日: SOI - 高い移動性 CMOS FinFETs のためのデュアル・チャネルスキームのレポートの SiGe/Si スタックとの高性能の論理のための緊張した SiGe および Si FinFETs。

IEDM の会議は半導体および他の電子デバイスのデザイン、製造業、物理学、および模倣の集中的な調査のための企業の専門家の国際的な聴衆を引きます。 会議は世界の上の電子工学科学者およびエンジニアからの一流作業をスポットライトで照らします; 科学者と協力する多くの企業のフォーラム SEMATECH の使用の 1 時であり、株式会社、大学および他の研究所、そのほとんどからのエンジニアは研究パートナーです。

ソース: http://www.sematech.org/

Last Update: 12. January 2012 20:09

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